[實(shí)用新型]全加器有效
| 申請?zhí)枺?/td> | 202120667886.0 | 申請日： | 2021-03-31 |
| 公開（公告）號： | CN214380869U | 公開（公告）日： | 2021-10-08 |
| 發(fā)明（設(shè)計(jì)）人： | 不公告發(fā)明人 | 申請（專利權(quán)）人： | 北京源啟先進(jìn)微電子有限公司 |
| 主分類號： | H03K19/20 | 分類號： | H03K19/20 |
| 代理公司： | 北京合智同創(chuàng)知識產(chǎn)權(quán)代理有限公司 11545 | 代理人： | 李杰 |
| 地址： | 100176 北京市大興區(qū)經(jīng)濟(jì)開*** | 國省代碼： | 北京;11 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 全加器 | ||
1.一種全加器，其特征在于，包括：第一異或電路、第二異或電路、進(jìn)位電路、第一輸出級電路、第二輸出級電路；
所述第一異或電路用于接入第一求和信號和第二求和信號，所述第一異或電路包括兩組比較電路；
所述比較電路包括第一MOS管和第二MOS管，所述第一MOS管的柵極與所述第二MOS管的源極連接，并作為所述比較電路的第一輸入端，所述第一MOS管的源極與所述第二MOS管的柵極連接，并作為所述比較電路的第二輸入端，所述第一MOS管的漏極與所述第二MOS管的漏極連接，作為所述比較電路的輸出端；
第一求和信號和第二求和信號分別接入第一組比較電路的兩個(gè)輸入端，所述第一組比較電路在第一求和信號不等于第二求和信號時(shí)，輸出高電平；
第一求和信號的反向信號和第二求和信號分別接入第二組比較電路的兩個(gè)輸入端，所述第二組比較電路在第一求和信號的反向信號不等于第二求和信號時(shí)，輸出低電平；
兩組比較電路的輸出端連接，并作為所述第一異或電路的輸出端，輸出第一異或信號；
所述第二異或電路，用于對所述第一異或信號以及進(jìn)位輸入信號進(jìn)行異或計(jì)算，所述第二異或電路的輸出端與所述第一輸出級電路的輸入端連接，通過所述第一輸出級輸出具有驅(qū)動能力的求和輸出信號；
所述進(jìn)位電路用于根據(jù)第一求和信號和第二求和信號中的一個(gè)、進(jìn)位輸入信號以及所述第一異或信號進(jìn)行計(jì)算，所述進(jìn)位電路的輸出端與所述第二輸出級電路的輸入端連接，通過所述第二輸出級電路輸出具有驅(qū)動能力的進(jìn)位輸出信號。
2.根據(jù)權(quán)利要求1所述的全加器，其特征在于，第一組所述比較電路中的MOS管為PMOS管，以在第一求和信號不等于第二求和信號時(shí)，通過所述第一求和信號和所述第二求和信號中的低電平信號控制PMOS管導(dǎo)通，并通過所述第一求和信號和所述第二求和信號中的高電平信號將第一組所述比較電路的輸出上拉為高電平。
3.根據(jù)權(quán)利要求1所述的全加器，其特征在于，第二組所述比較電路中的MOS管為NMOS管，以在第一求和信號的反向信號不等于第二求和信號時(shí)，通過所述第一求和信號的反向信號和所述第二求和信號中的高電平信號控制NMOS管導(dǎo)通，并通過所述第一求和信號的反向信號和所述第二求和信號中的低電平信號將第二組所述比較電路的輸出下拉為低電平。
4.根據(jù)權(quán)利要求1所述的全加器，其特征在于，所述全加器還包括：第一反向電路，所述第一反向電路的用于輸入第一求和信號，輸出所述第一求和信號的反向信號。
5.根據(jù)權(quán)利要求1所述的全加器，其特征在于，所述第二異或電路的結(jié)構(gòu)與所述第一異或電路的結(jié)構(gòu)相同。
6.根據(jù)權(quán)利要求5所述的全加器，其特征在于，所述全加器還包括：第二反向電路，所述第二反向電路的用于輸入進(jìn)位輸入信號，輸出所述進(jìn)位輸入信號的反向信號。
7.根據(jù)權(quán)利要求1所述的全加器，其特征在于，所述進(jìn)位電路包括：同或判斷支路、異或判斷支路；
所述同或判斷支路的控制端接入所述第一異或信號的反向信號，第一輸入端接入所述第一求和信號和所述第二求和信號中的一個(gè)，第二輸入端接入所述進(jìn)位輸入信號；
所述異或判斷支路的控制端接入所述第一異或信號，第一輸入端接入所述進(jìn)位輸入信號，第二輸入端接入所述第一求和信號和所述第二求和信號中的一個(gè)。
8.根據(jù)權(quán)利要求7所述的全加器，其特征在于，所述進(jìn)位電路還包括：第三反向電路，用于輸入所述第一異或信號，輸出所述第一異或信號的反向信號。
9.根據(jù)權(quán)利要求7所述的全加器，其特征在于，所述異或判斷支路包括：第三NMOS管和第三PMOS管；
所述第三NMOS管的源極接入所述第一求和信號和所述第二求和信號中的一個(gè)，所述第三PMOS管的源極接入所述進(jìn)位輸入信號；
所述第三NMOS管的柵極和所述第三PMOS管的柵極連接，作為所述異或判斷支路的控制端，接入所述第一異或信號；
所述第三NMOS管的漏極和所述第三PMOS管的漏極連接，作為所述異或判斷支路的輸出端。
10.根據(jù)權(quán)利要求7所述的全加器，其特征在于，所述同或判斷支路包括：第四NMOS管和第四PMOS管；
所述第四NMOS管的源極接入所述進(jìn)位輸入信號，所述第四PMOS管的源極接入所述第一求和信號和所述第二求和信號中的一個(gè)；
所述第四NMOS管的柵極和所述第四PMOS管的柵極連接，作為所述同或判斷支路的控制端，接入所述第一異或信號的反向信號；
所述第四NMOS管的漏極和所述第四PMOS管的漏極連接，作為所述同或判斷支路的輸出端。
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