[發明專利]一種芯片封裝結構

在審

• 申請號: 202111672032.2
• 申請日: 2021-12-31
• 公開（公告）號: CN114188307A
• 公開（公告）日: 2022-03-15
• 發明（設計）人: 談侃;白建民;周耀;于方艷
• 申請（專利權）人: 蚌埠希磁科技有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L23/552
• 代理公司: 北京三聚陽光知識產權代理有限公司 11250
• 代理人: 王藝涵

本發明涉及芯片封裝技術領域，具體涉及一種芯片封裝結構。所述芯片封裝結構包括：基板，包括頂層、底層和中間層，頂層上設置有N個引腳，中間層上設置有連接至少兩個引腳的線路，其中，N≥2；集成電路模塊和至少一個電子元件，與基板電連接，集成電路模塊上設置有M個端口，電子元件上設置有P個端口，每個端口適于經由頂層表面的線路與一個引腳連接，電子元件的端口適于經由引腳及中間層上的線路與集成電路模塊的端口連接，其中，M、P為正整數，M+P＝N。本發明提供的芯片封裝結構，通過設置基板的中間層上有連接至少兩個引腳的線路，實現將線路布置在基板內部，從而減小線路環路，增強芯片的抗EMC、抗干擾能力。

技術領域

本發明涉及芯片封裝技術領域，具體涉及一種芯片封裝結構。

背景技術

隨著社會的發展和科技的進步，芯片已成為各種電子產品不可或缺的零部件之一，芯片封裝用于將芯片引腳與芯片上電器元件的信號腳連接，進而實現通過芯片引腳將芯片與外部電路連接，現有技術中的芯片封裝通常直接采用銅基板工藝制作，并通過在基板的表面直接打線的方式來進行各個芯片引腳及電器元件信號腳之間的連接，由于通常芯片引腳與信號腳的數量較多，連接關系復雜，基板上的走線需注意避開不在其線路上的引腳，因而直接打線方式使得引腳之間的走線環路較大，進而導致芯片的抗EMC(電磁兼容性)、抗干擾能力較差，影響芯片的使用。

發明內容

因此，本發明要解決的技術問題在于克服現有技術中芯片封裝結構走線環路較大的缺陷，從而提供一種走線環路小的芯片封裝結構。

為解決上述技術問題，本發明提供的一種芯片封裝結構，包括：

基板，包括頂層、底層和中間層，所述頂層上設置有N個引腳，所述中間層上設置有連接至少兩個所述引腳的線路，其中，N≥2；

集成電路模塊和至少一個電子元件，與所述基板電連接，所述集成電路模塊上設置有M個端口，所述電子元件上設置有P個端口，每個所述端口適于經由所述頂層表面的線路與一個所述引腳連接，所述電子元件的端口適于經由所述引腳及所述中間層上的線路與所述集成電路模塊的端口連接，其中，M、P為正整數，M+P＝N。

可選的，所述基板的中間層的數量為多層，至少兩層所述中間層上的線路在所述頂層上的投影至少部分重合。

可選的，每層所述中間層上線路之間形成差分。

可選的，所述集成電路模塊包括四個端口；所述電子元件的數量為兩個，每個所述電子元件包括四個端口；所述中間層為四層，每層所述中間層上設置有一條所述線路，四條所述線路彼此獨立、互不導通，每條所述線路適于依次連接第一電子元件上的一個端口、所述集成電路模塊上的一個端口及第二電子元件上的一個端口。

可選的，所述電子元件或所述集成電路模塊的端口與所述基板上的引腳之間的連接方式為在所述頂層表面打線連接。

可選的，所述基板還包括：過孔，所述過孔的數量與所述引腳的數量相等，一個所述過孔的一端與一個所述引腳連接，另一端與一層所述中間層上的線路連接。

可選的，所述基板的頂層、底層及中間層之間設置有銅屏蔽層，所述銅屏蔽層接地，適于屏蔽外部干擾。

可選的，所述底層為焊盤層，適于與外部結構焊接連接。

可選的，所述集成電路模塊為ASIC。

可選的，所述電子元件為TMR或AMR或GMR。

本發明技術方案，具有如下優點：