[發明專利]基于二值憶阻器的正負三值SR觸發器電路

在審

• 申請號: 202111664099.1
• 申請日: 2021-12-31
• 公開（公告）號: CN114301429A
• 公開（公告）日: 2022-04-08
• 發明（設計）人: 王曉媛;周嘉維;吳志茹;楊柳
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: H03K3/356
• 分類號: H03K3/356
• 代理公司: 杭州君度專利代理事務所(特殊普通合伙) 33240
• 代理人: 陳煒

1.基于二值憶阻器的正負三值SR觸發器電路，包括信號觸發電路和信號鎖存電路，其特征在于：

所述的信號觸發電路包括三個相同的復合邏輯門，每個復合邏輯門包括四個憶阻器和兩個MOS管；第一憶阻器的負極和第二憶阻器的負極連接后接第一MOS管的柵極和第二MOS管的柵極，第一MOS管的漏極接第三憶阻器的負極，第三憶阻器的的正極接電源，第一MOS管的源極接第二MOS管的漏極和第四憶阻器的正極，第二MOS管的源極和第四憶阻器的負極接地；三個復合邏輯門中的三個第一憶阻器的正極分別作為信號觸發電路的高位、次位和低位信號輸入端，對應的第一MOS管的漏極分別作為信號觸發電路的高位、次位和低位信號輸出端，三個第二憶阻器的正極連接后作為觸發信號輸入端；

所述的信號鎖存電路包括三個相同的基本邏輯門和三個相同的復合邏輯門，對應的一對基本邏輯門和復合邏輯門構成一組邏輯單元；

每個邏輯單元中，基本邏輯門包括兩個憶阻器，其中第五憶阻器的負極和第六憶阻器的負極分別作為基本邏輯門的輸入端，第五憶阻器的正極和第六憶阻器的正極連接，作為基本邏輯門輸出端；

復合邏輯門包括四個憶阻器和兩個MOS管，第七憶阻器的正極接基本邏輯門輸出端，第七憶阻器的負極和第八憶阻器的負極連接后接第三MOS管的柵極和第四MOS管的柵極，第三MOS管的漏極接第九憶阻器的負極，第九憶阻器的正極接電源，第三MOS管的源極接第四MOS管的漏極和第十憶阻器的正極，第十憶阻器的負極和第四MOS管的源極接地；

第一組邏輯單元的第八憶阻器的正極接信號觸發電路的高位信號輸出端，第二組邏輯單元的第八憶阻器的正極接信號觸發電路的次位信號輸出端，第三組邏輯單元的第八憶阻器的正極接信號觸發電路的低位信號輸出端；第一組邏輯單元的第九憶阻器的負極、第二和三組邏輯單元的第五憶阻器的負極連接，作為SR觸發器電路的高位輸出端；第一組邏輯單元的第五憶阻器的負極、第二組邏輯單元的第九憶阻器的負極、第三組邏輯單元的第六憶阻器的負極連接，作為SR觸發器電路的次位輸出端；第一和二組邏輯單元的第六憶阻器的負極、第三組邏輯單元的第九憶阻器的負極連接，作為SR觸發器電路的低位輸出端。

2.如權利要求1所述的基于二值憶阻器的正負三值SR觸發器電路，其特征在于：如果SR觸發器電路為正三值SR觸發器，則所有的MOS管為NMOS管，電源為正電壓+Vdd。

3.如權利要求1所述的基于二值憶阻器的正負三值SR觸發器電路，其特征在于：如果SR觸發器電路為負三值SR觸發器，則所有的MOS管為PMOS管，電源為負電壓-Vdd。