[發明專利]芯片寄存器的系統級驗證方法、系統、設備及存儲介質

在審

• 申請號: 202111594096.5
• 申請日: 2021-12-23
• 公開（公告）號: CN114330177A
• 公開（公告）日: 2022-04-12
• 發明（設計）人: 楊靜;邵海波;樂亞平
• 申請（專利權）人: 山東云海國創云計算裝備產業創新中心有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33;G06F11/26;G06F11/22
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 劉珂

本申請公開了一種芯片寄存器的系統級驗證方法，包括：建立待測芯片的CPU的各個總線信號與驗證平臺的各個接口信號之間的一一對應關系，以使得在進行待測芯片的寄存器的系統級驗證的過程中，通過驗證平臺發送的接口信號替換CPU的總線信號；生成測試用例，并為待測芯片的各個寄存器分別建立對應的寄存器模型，并且根據預設的地址映射表確定出各個寄存器的實際地址；針對待測芯片的目標寄存器，基于對應于目標寄存器的寄存器模型執行測試用例，得到目標寄存器的系統級驗證結果。應用本申請的方案，可以方便有效地進行芯片寄存器的系統級驗證。本申請還公開了一種芯片寄存器的系統級驗證系統，設備及存儲介質，具有相應技術效果。

技術領域

本發明涉及芯片技術領域，特別是涉及一種芯片寄存器的系統級驗證方法、系統、設備及存儲介質。

背景技術

在芯片開發的過程中，驗證起著至關重要的作用，也是保證芯片質量的關鍵步驟。目前常用的驗證方法是采用UVM(Universal Verification Methodology，通用驗證方法)對待測芯片進行驗證。寄存器的驗證是驗證過程中的重要部分，只有保證寄存器的配置和功能是正確的，才能使得硬件之間的“交互”正確。在驗證寄存器是否正確的過程中，需要頻繁地對待測芯片內部的寄存器進行讀寫操作。一般在TB(Test Beach，測試平臺)中獲取待測芯片內部寄存器的方式主要有兩種：前門訪問(front door)和后門訪問(back door)。但是前門訪問需要消耗仿真時間，后門訪會導致驗證環境臃腫復雜，容易出錯。因此，寄存器模型應運而生，寄存器模型對應待測芯片中的寄存器，是真實硬件寄存器在軟件環境中的行為模型。利用該模型可以方便地對待測芯片中的寄存器進行讀寫。

在對待測芯片中的各個寄存器進行了測試之后，即待測芯片的寄存器經過了模塊級的驗證之后，可以保障寄存器自身的功能正常。之后便會繼續測試待測芯片的寄存器在待測芯片中的功能是否正常，即進行待測芯片的寄存器的系統級的驗證。而在實際芯片中，對寄存器的各種讀寫操作是由CPU來控制的，并且，在驗證平臺中對待測芯片的寄存器進行系統級的驗證時，需要對寄存器進行隨機讀寫操作，而部分場合中，CPU可能無法支持對所有寄存器進行各種隨機操作，也就為待測芯片的寄存器的系統級驗證帶來困難，需要驗證人員通過其他方式進行驗證，費時費力。

綜上所述，如何方便有效地進行芯片寄存器的系統級驗證，是目前本領域技術人員急需解決的技術問題。

發明內容

本發明的目的是提供一種芯片寄存器的系統級驗證方法、系統、設備及存儲介質，以方便有效地進行芯片寄存器的系統級驗證。

為解決上述技術問題，本發明提供如下技術方案：

一種芯片寄存器的系統級驗證方法，包括：

建立待測芯片的CPU的各個總線信號與驗證平臺的各個接口信號之間的一一對應關系，以使得在進行所述待測芯片的寄存器的系統級驗證的過程中，通過所述驗證平臺發送的接口信號替換所述CPU的總線信號；

生成測試用例，并為所述待測芯片的各個寄存器分別建立對應的寄存器模型，并且根據預設的地址映射表確定出各個寄存器的實際地址；

針對所述待測芯片的目標寄存器，基于對應于所述目標寄存器的寄存器模型執行所述測試用例，得到所述目標寄存器的系統級驗證結果。

優選的，生成的所述測試用例包括：寄存器默認值測試用例，寄存器讀寫測試用例，以及寄存器比特位測試用例；

所述針對所述待測芯片的目標寄存器，基于對應于所述目標寄存器的寄存器模型執行所述測試用例，得到所述目標寄存器的系統級驗證結果，包括：

針對所述待測芯片的目標寄存器，基于對應于所述目標寄存器的寄存器模型依次執行所述寄存器默認值測試用例、所述寄存器讀寫測試用例、以及所述寄存器比特位測試用例，依次得到所述目標寄存器的默認值測試結果、所述目標寄存器的讀寫測試結果、以及所述目標寄存器的比特位測試結果。