[發明專利]一種CPU互聯總線架構及電子設備

在審

• 申請號: 202111584779.2
• 申請日: 2021-12-23
• 公開（公告）號: CN113961481A
• 公開（公告）日: 2022-01-21
• 發明（設計）人: 王騫;周玉龍;劉同強
• 申請（專利權）人: 蘇州浪潮智能科技有限公司
• 主分類號: G06F12/0831
• 分類號: G06F12/0831;G06F12/084;G06F12/0842;G06F13/40;G06F13/42
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 趙菲

本申請公開了一種CPU互聯總線架構及電子設備。本申請提供了一種支持緩存一致性的通用CPU互聯總線架構，包括：應用層、緩存一致性層、數據鏈路層和物理層。其中，緩存一致性層能夠針對某一操作訪問的數據地址進行數據狀態標記，從而可使發起操作的CPU知曉自己要訪問的數據是什么狀態，從而明確該數據是可以直接用，還是需要去別處獲取最新的，從而使各CPU共享內存、緩存，實現緩存一致性。同時，該CPU互聯總線架構所包括的應用層、緩存一致性層、數據鏈路層和物理層均為通用設計，因此該CPU互聯總線架構可以用于互聯各種型號、廠商生產的CPU，具有一定的通用性。相應地，本申請提供的一種電子設備，也同樣具有上述技術效果。

技術領域

本申請涉及計算機技術領域，特別涉及一種CPU互聯總線架構及電子設備。

背景技術

目前，不同CPU（Central Processing Unit，中央處理器）之間所用的互聯總線大多基于私有協議實現，無法用于互聯其他型號或其他廠商生產的CPU，具有一定的局限性。因此，如何提供一種通用的CPU互聯總線，是本領域技術人員需要解決的問題。

發明內容

有鑒于此，本申請的目的在于提供一種CPU互聯總線架構方法、裝置、設備及可讀存儲介質，以提供一種通用的CPU互聯總線。其具體方案如下：

第一方面，本申請提供了一種CPU互聯總線架構，包括：

應用層，用于確定任一操作訪問的數據地址；

與所述應用層相鄰的緩存一致性層，用于通過緩存一致性協議標記所述數據地址中的數據的狀態；

與所述緩存一致性層相鄰的數據鏈路層，用于創建所述操作對應的數據鏈路層包；所述數據鏈路層包中記錄有所述操作的操作類型標記，所述操作類型標記為IO標記、MEM標記或cache標記；

與所述數據鏈路層相鄰的物理層，用于創建所述操作對應的物理層包，并連通任意兩個CPU之間的物理鏈路。

優選地，所述緩存一致性層還用于：

確定所述操作的訪問方向；所述訪問方向為：遠端讀/寫本地、本地讀/寫遠端。

優選地，所述緩存一致性協議為MESI。

優選地，所述IO標記不需要支持緩存一致性，所述MEM標記和所述cache標記需要支持緩存一致性。

優選地，所述物理層為PCIe物理層。

優選地，所述PCIe物理層包括：

編解碼模塊，用于對傳輸至所述PCIe物理層的數據包進行編/解碼；

串并行轉換模塊，用于對傳輸至所述PCIe物理層的數據包進行串/并行轉換；

差分驅動模塊，用于與所述物理鏈路的數據端口進行電氣層式連接。

優選地，所述物理層包包括：Start標志位、End標志位和所述數據鏈路層包；所述Start標志位和所述End標志位用于區分不同物理層包。

優選地，所述物理層具體用于：

系統復位后進行鏈路訓練，以連通所述物理鏈路；所述鏈路訓練包括：對所述物理鏈路的數據端口、收發模塊進行初始化配置。

優選地，還包括：

位于所述緩存一致性層與所述數據鏈路層之間的Tilelink層，用于通過Tilelink協議將所述數據鏈路層和所述緩存一致性層的數據包進行相互轉換。

優選地，所述Tilelink層實現有Tilelink-UL、Tilelink-UH、Tilelink-C；其中，Tilelink-UL和Tilelink-UH面向IO；Tilelink-C面向MEM和cache。

第二方面，本申請提供了一種電子設備，包括：至少兩個CPU，任意兩個CPU通過上文任一項所述的CPU互聯總線架構連接。