[發明專利]一種CPU互聯總線架構及電子設備

在審

• 申請號: 202111584779.2
• 申請日: 2021-12-23
• 公開（公告）號: CN113961481A
• 公開（公告）日: 2022-01-21
• 發明（設計）人: 王騫;周玉龍;劉同強
• 申請（專利權）人: 蘇州浪潮智能科技有限公司
• 主分類號: G06F12/0831
• 分類號: G06F12/0831;G06F12/084;G06F12/0842;G06F13/40;G06F13/42
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 趙菲

1.一種CPU互聯總線架構，其特征在于，包括：

應用層，用于確定任一操作訪問的數據地址；

與所述應用層相鄰的緩存一致性層，用于通過緩存一致性協議標記所述數據地址中的數據的狀態；

與所述緩存一致性層相鄰的數據鏈路層，用于創建所述操作對應的數據鏈路層包；所述數據鏈路層包中記錄有所述操作的操作類型標記，所述操作類型標記為IO標記、MEM標記或cache標記；

與所述數據鏈路層相鄰的物理層，用于創建所述操作對應的物理層包，并連通任意兩個CPU之間的物理鏈路。

2.根據權利要求1所述的CPU互聯總線架構，其特征在于，所述緩存一致性層還用于：

確定所述操作的訪問方向；所述訪問方向為：遠端讀/寫本地、本地讀/寫遠端。

3.根據權利要求1所述的CPU互聯總線架構，其特征在于，所述緩存一致性協議為MESI。

4.根據權利要求1所述的CPU互聯總線架構，其特征在于，所述IO標記不需要支持緩存一致性，所述MEM標記和所述cache標記需要支持緩存一致性。

5.根據權利要求1所述的CPU互聯總線架構，其特征在于，所述物理層為PCIe物理層。

6.根據權利要求5所述的CPU互聯總線架構，其特征在于，所述PCIe物理層包括：

編解碼模塊，用于對傳輸至所述PCIe物理層的數據包進行編/解碼；

串并行轉換模塊，用于對傳輸至所述PCIe物理層的數據包進行串/并行轉換；

差分驅動模塊，用于與所述物理鏈路的數據端口進行電氣層式連接。

7.根據權利要求5所述的CPU互聯總線架構，其特征在于，所述物理層包包括：Start標志位、End標志位和所述數據鏈路層包；所述Start標志位和所述End標志位用于區分不同物理層包。

8.根據權利要求1所述的CPU互聯總線架構，其特征在于，所述物理層具體用于：

系統復位后進行鏈路訓練，以連通所述物理鏈路；所述鏈路訓練包括：對所述物理鏈路的數據端口、收發模塊進行初始化配置。

9.根據權利要求1至8任一項所述的CPU互聯總線架構，其特征在于，還包括：

位于所述緩存一致性層與所述數據鏈路層之間的Tilelink層，用于通過Tilelink協議將所述數據鏈路層和所述緩存一致性層的數據包進行相互轉換。

10.根據權利要求9所述的CPU互聯總線架構，其特征在于，所述Tilelink層實現有Tilelink-UL、Tilelink-UH、Tilelink-C；其中，Tilelink-UL和Tilelink-UH面向IO；Tilelink-C面向MEM和cache。

11.一種電子設備，其特征在于，包括：至少兩個CPU，任意兩個CPU通過如權利要求1至10任一項所述的CPU互聯總線架構連接。