[發明專利]基于憶阻器陣列的邏輯門電路及全加器實現方法

在審

• 申請號: 202111569139.4
• 申請日: 2021-12-21
• 公開（公告）號: CN114333934A
• 公開（公告）日: 2022-04-12
• 發明（設計）人: 趙毅;陳輝;劉鵬;武繼剛
• 申請（專利權）人: 廣東工業大學
• 主分類號: G11C8/08
• 分類號: G11C8/08;G11C7/12
• 代理公司: 廣東廣信君達律師事務所 44329
• 代理人: 戴緒霖

本發明公開了一種基于憶阻器陣列的邏輯門電路及全加器實現方法，所述邏輯門電路包括兩個連接時鐘信號的解碼器，兩個電壓控制器以及由若干憶阻器、字線以及多若干位線構成的憶阻器陣列；本發明能夠基于憶阻器陣列實現互補式阻性開關，使用同行的不同憶阻器來組合操作以實現與門、或門、全加器。本發明提供的方案能夠減少實現與門、或門、全加器的操作步驟和憶阻器數量開銷，降低整體的能耗。

技術領域

本發明涉及數字電路技術領域，具體涉及一種基于憶阻器陣列的邏輯門電路以及憶阻器在實現與門、或門、全加器方面的應用。

背景技術

隨著半導體制造工藝技術的發展，集成電路的集成度和復雜度日益增加，其特征尺寸不斷縮小，目前已經達到了納米級。在納米級工藝階段，IC面臨越來越多的問題。憶阻器作為一種新型納米器件，具有尺寸小、能耗超低以及讀寫時間短等優點，并且能夠嵌入到交叉陣列中，是實現大規模存儲的關鍵。

憶阻器除了能夠進行數據存儲，同時還能用來進行邏輯計算。目前已有多種基于憶阻器的邏輯被提出，并且已經應用到交叉陣列中實現基本邏輯門電路。但是如公告日為2018.01.26，公開號為CN105356876A的中國發明專利：基于憶阻器的邏輯門電路所示，將單個邏輯應用到交叉陣列中實現復雜電路時，操作步驟繁瑣，并且憶阻器開銷較大，因此現有技術仍具有不少局限性。

發明內容

本發明提出一種基于憶阻器陣列的邏輯門電路及全加器實現方法，用以克服現有技術存在的操作步驟繁瑣、憶阻器開銷大等問題。

為了實現上述任務，本發明采用以下技術方案：

一種基于憶阻器陣列的邏輯門電路，包括1條字線WL，B條位線BL_b{b＝1,2…B}，第一電壓控制器，第二電壓控制器，解碼器以及B個憶阻器M_b；

其中，字線WL分別與各位線BL_b相交；各位線BL_b分別連接所述第一電壓控制器的輸出端；字線WL連接所述第二電壓控制器的輸出端；

所述第一電壓控制器與第二電壓控制器的輸入端各連接一個解碼器，解碼器輸入端均連接時鐘信號CLK；

各憶阻器M_b的正極連接對應下標的位線BL_b，負極連接字線WL，構成憶阻器陣列。

進一步地，對于負極連接于同一條字線WL的各憶阻器：

所述時鐘信號CLK為高電平時表示邏輯1，連通其中兩個憶阻器組成互補阻性開關，這兩個憶阻器的字線端懸空，并在對應的位線端施加電壓來執行邏輯運算，或：

時鐘信號為低電平時代表邏輯0，連通其中的一個憶阻器，在該憶阻器對應的位線端與字線端施加電壓來執行邏輯運算。

進一步地，所述憶阻器M_b以阻值的形式存儲輸入量P或輸入量Q或邏輯運算結果，處于高阻R_OFF狀態時表示邏輯0，低阻R_ON狀態時表示邏輯1；所述第一電壓控制器、第二電壓控制器輸出端電壓表示憶阻器的電壓輸入，輸出端電壓為高電壓V_H時表示邏輯1，輸出端電壓為低電壓V_L時表示邏輯0；電壓控制器的輸出存在三種狀態，分別為高電壓V_H、低電壓V_L和懸空Floating。

進一步地，在邏輯運算的過程中：

存儲了輸入量P的憶阻器M_P以及存儲了輸入量Q的憶阻器M_Q，字線WL端處于懸空狀態，解碼器控制第一電壓控制器在憶阻器對應位線端施加電壓信號執行邏輯運算并將結果存儲于憶阻器M_P和M_Q；