[發明專利]基于憶阻器陣列的邏輯門電路及全加器實現方法

在審

• 申請號: 202111569139.4
• 申請日: 2021-12-21
• 公開（公告）號: CN114333934A
• 公開（公告）日: 2022-04-12
• 發明（設計）人: 趙毅;陳輝;劉鵬;武繼剛
• 申請（專利權）人: 廣東工業大學
• 主分類號: G11C8/08
• 分類號: G11C8/08;G11C7/12
• 代理公司: 廣東廣信君達律師事務所 44329
• 代理人: 戴緒霖

1.一種基于憶阻器陣列的邏輯門電路，其特征在于，包括1條字線WL，B條位線BL_b{b＝1,2…B}，第一電壓控制器，第二電壓控制器，解碼器以及B個憶阻器M_b；

其中，字線WL分別與各位線BL_b相交；各位線BL_b分別連接所述第一電壓控制器的輸出端；字線WL連接所述第二電壓控制器的輸出端；

所述第一電壓控制器與第二電壓控制器的輸入端各連接一個解碼器，解碼器輸入端均連接時鐘信號CLK；

各憶阻器M_b的正極連接對應下標的位線BL_b，負極連接字線WL，構成憶阻器陣列。

2.根據權利要求1所述的基于憶阻器陣列的邏輯門電路，其特征在于，對于負極連接于同一條字線WL的各憶阻器：

所述時鐘信號CLK為高電平時表示邏輯1，連通其中兩個憶阻器組成互補阻性開關，這兩個憶阻器的字線端懸空，并在對應的位線端施加電壓來執行邏輯運算，或：

時鐘信號為低電平時代表邏輯0，連通其中的一個憶阻器，在該憶阻器對應的位線端與字線端施加電壓來執行邏輯運算。

3.根據權利要求1所述的基于憶阻器陣列的邏輯門電路，其特征在于，所述憶阻器M_b以阻值的形式存儲輸入量P或輸入量Q或邏輯運算結果，處于高阻R_OFF狀態時表示邏輯0，低阻R_ON狀態時表示邏輯1；所述第一電壓控制器、第二電壓控制器輸出端電壓表示憶阻器的電壓輸入，輸出端電壓為高電壓V_H時表示邏輯1，輸出端電壓為低電壓V_L時表示邏輯0；電壓控制器的輸出存在三種狀態，分別為高電壓V_H、低電壓V_L和懸空Floating。

4.根據權利要求1所述的基于憶阻器陣列的邏輯門電路，其特征在于，在邏輯運算的過程中：

存儲了輸入量P的憶阻器M_P以及存儲了輸入量Q的憶阻器M_Q，字線WL端處于懸空狀態，解碼器控制第一電壓控制器在憶阻器對應位線端施加電壓信號執行邏輯運算并將結果存儲于憶阻器M_P和M_Q；

根據憶阻器M_P和憶阻器M_Q，控制對應下標的位線BL_b輸出高電壓V_H或低電壓V_L來連通當前階段的待運算電路。

5.一種使用權利要求1至4中任一權利要求所述基于憶阻器陣列的邏輯門電路實現與門的方法，其特征在于，包括以下步驟：

將電路中用于輔助運算并存儲邏輯運算結果的憶阻器M_A寫為高阻；

連通憶阻器M_A與存儲輸入量P的憶阻器M_P，其中，第一電壓控制器對憶阻器M_P對應的位線端BL_P施加代表邏輯0的低電壓V_L，對憶阻器M_A對應的位線端BL_A施加代表邏輯Q的電壓，PQ相與的結果存儲在憶阻器M_A。

6.一種使用權利要求1至4中任一權利要求所述基于憶阻器陣列的邏輯門電路實現或門的方法，其特征在于，包括以下步驟：

連通存儲輸入量P的憶阻器M_P與存儲輸入量Q的憶阻器M_Q，其中，第一電壓控制器對憶阻器M_P對應的位線端BL_P施加代表邏輯0的低電壓V_L，對憶阻器M_Q對應的位線端BL_Q施加代表邏輯1的高電壓V_H，PQ相或的結果存儲在憶阻器M_Q。

7.一種使用權利要求1至4中任一權利要求所述基于憶阻器陣列的邏輯門電路實現全加器的方法，其特征在于，包括以下步驟：

S1，將電路中用于運算的操作數A、B和進位C分別寫入同行的憶阻器M₁、M₂、M₃，并將電路中用于輔助運算的同行憶阻器M₄和M₅寫為高阻；

S2，連通憶阻器M₁與M₄，其中，第一電壓控制器對憶阻器M₁對應的位線端BL₁施加代表邏輯的電壓，對憶阻器M₄對應的位線端BL₄施加代表邏輯C的電壓；

S3，連通憶阻器M₁與M₅，其中，第一電壓控制器對憶阻器M₁對應的位線端BL₁施加代表邏輯C的電壓，對憶阻器M₅對應的位線端BL₅施加代表邏輯的電壓；

S4，連通憶阻器M₄與M₅，其中，第一電壓控制器對憶阻器M₄對應的位線端BL₄施加代表邏輯1的高電壓V_H，對憶阻器M₅對應的位線端BL₅施加代表邏輯0的低電壓V_L；

S5，連通憶阻器M₂與M₄，其中，第一電壓控制器對憶阻器M₂對應的位線端BL₂施加代表邏輯C的電壓，對憶阻器M₄對應的位線端BL₄施加代表邏輯的電壓；

S6，連通憶阻器M₃與M₄，其中，第一電壓控制器對憶阻器M₃對應的位線端BL₃施加代表邏輯A的電壓，對憶阻器M₄對應的位線端BL₄施加代表邏輯的電壓，得到全加器求和位S的結果并存儲在M₄；

S7，第一電壓控制器對憶阻器M₃對應的位線端BL₃施加代表邏輯B的電壓，第二電壓控制器對憶阻器M₃對應的字線端WL施加代表邏輯的電壓，得到全加器進位C′的結果并存儲在M₃。