[發(fā)明專利]基于拓?fù)浯沤Y(jié)構(gòu)的邏輯門

在審

• 申請(qǐng)?zhí)枺?/td>: 202111544824.1
• 申請(qǐng)日: 2021-12-16
• 公開(kāi)（公告）號(hào): CN114337647A
• 公開(kāi)（公告）日: 2022-04-12
• 發(fā)明（設(shè)計(jì)）人: 麥啟宇;張溪超;夏靜;周艷
• 申請(qǐng)（專利權(quán)）人: 香港中文大學(xué)（深圳）
• 主分類號(hào): H03K19/20
• 分類號(hào): H03K19/20;H01L43/08;B82Y10/00
• 代理公司: 華進(jìn)聯(lián)合專利商標(biāo)代理有限公司 44224
• 代理人: 史治法

1.一種基于拓?fù)浯沤Y(jié)構(gòu)的邏輯門，其特征在于，包括：

納米雙層賽道，所述納米雙層賽道包括第一賽道及第二賽道，所述第一賽道與所述第二賽道交叉連接形成交匯區(qū)域；其中，所述第一賽道包括第一輸入端及第一輸出端；所述第二賽道包括第二輸入端及第二輸出端；所述第一賽道及所述第二賽道用于為拓?fù)浯沤Y(jié)構(gòu)的移動(dòng)提供路徑；

所述邏輯門被配置為：

當(dāng)所述第一輸入端被激活，且向所述第一輸入端輸入所述拓?fù)浯沤Y(jié)構(gòu)時(shí)，若所述第二輸入端不輸入所述拓?fù)浯沤Y(jié)構(gòu)，則使來(lái)自所述第一輸入端的所述拓?fù)浯沤Y(jié)構(gòu)沿所述第一賽道移動(dòng)至所述第一輸出端，代表所述邏輯門輸入0、輸出1；

當(dāng)所述第一輸入端被激活，且向所述第一輸入端輸入所述拓?fù)浯沤Y(jié)構(gòu)時(shí)，若向所述第二輸入端輸入所述拓?fù)浯沤Y(jié)構(gòu)，則使來(lái)自所述第一輸入端的所述拓?fù)浯沤Y(jié)構(gòu)與來(lái)自所述第二輸入端的所述拓?fù)浯沤Y(jié)構(gòu)于所述交匯區(qū)域合并，并使所述第一輸出端無(wú)所述拓?fù)浯沤Y(jié)構(gòu)輸出，代表所述邏輯門輸入1、輸出0。

2.根據(jù)權(quán)利要求1所述的邏輯門，其特征在于，所述邏輯門還被配置為：

當(dāng)向所述第一輸入端輸入所述拓?fù)浯沤Y(jié)構(gòu)，且所述第二輸入端不輸入所述拓?fù)浯沤Y(jié)構(gòu)時(shí)，使所述第一輸出端無(wú)所述拓?fù)浯沤Y(jié)構(gòu)輸出，代表所述邏輯門輸入1和0、輸出0；

當(dāng)所述第一輸入端不輸入所述拓?fù)浯沤Y(jié)構(gòu)，且向所述第二輸入端輸入所述拓?fù)浯沤Y(jié)構(gòu)時(shí)，使所述第一輸出端無(wú)所述拓?fù)浯沤Y(jié)構(gòu)輸出，代表所述邏輯門輸入0和1、輸出0；

當(dāng)向所述第一輸入端及所述第二輸入端均輸入所述拓?fù)浯沤Y(jié)構(gòu)時(shí)，使所述第一輸出端輸出所述拓?fù)浯沤Y(jié)構(gòu)，代表所述邏輯門輸入1和1、輸出1。

3.根據(jù)權(quán)利要求2所述的邏輯門，其特征在于，所述路徑的寬度為10-20nm；所述第一賽道與所述第二賽道的層間交換耦合系數(shù)為0.7-0.9。

4.根據(jù)權(quán)利要求1所述的邏輯門，其特征在于，所述邏輯門還被配置為：

當(dāng)向所述第一輸入端輸入所述拓?fù)浯沤Y(jié)構(gòu)，且所述第二輸入端不輸入所述拓?fù)浯沤Y(jié)構(gòu)時(shí)，使所述第一輸出端輸出所述拓?fù)浯沤Y(jié)構(gòu)，代表所述邏輯門輸入1和0、輸出1；

當(dāng)所述第一輸入端不輸入所述拓?fù)浯沤Y(jié)構(gòu)，且向所述第二輸入端輸入所述拓?fù)浯沤Y(jié)構(gòu)時(shí)，使所述第一輸出端輸出所述拓?fù)浯沤Y(jié)構(gòu)，代表所述邏輯門輸入0和1、輸出1；

當(dāng)向所述第一輸入端及所述第二輸入端均輸入所述拓?fù)浯沤Y(jié)構(gòu)時(shí)，使所述第一輸出端輸出所述拓?fù)浯沤Y(jié)構(gòu)，代表所述邏輯門輸入1和1、輸出1。

5.根據(jù)權(quán)利要求4所述的邏輯門，其特征在于，所述路徑的寬度為30-60nm；所述第一賽道與所述第二賽道的層間交換耦合系數(shù)為0.4-0.6。

6.根據(jù)權(quán)利要求1所述的邏輯門，其特征在于，所述第二賽道包括減弱區(qū)域；

所述減弱區(qū)域被配置為：

當(dāng)所述第一輸入端被激活，且向所述第一輸入端輸入所述拓?fù)浯沤Y(jié)構(gòu)時(shí)，若所述第二輸入端不輸入所述拓?fù)浯沤Y(jié)構(gòu)，則所述減弱區(qū)域作用，使得來(lái)自所述第一輸入端的所述拓?fù)浯沤Y(jié)構(gòu)沿所述第一賽道移動(dòng)，經(jīng)過(guò)所述減弱區(qū)域，至所述第一輸出端，代表所述邏輯門輸入0、輸出1；

當(dāng)所述第一輸入端被激活，且向所述第一輸入端輸入所述拓?fù)浯沤Y(jié)構(gòu)時(shí)，若向所述第二輸入端輸入所述拓?fù)浯沤Y(jié)構(gòu)，則所述減弱區(qū)域不作用，使得來(lái)自所述第一輸入端的所述拓?fù)浯沤Y(jié)構(gòu)與來(lái)自所述第二輸入端的所述拓?fù)浯沤Y(jié)構(gòu)于所述交匯區(qū)域合并，并使所述第一輸出端無(wú)所述拓?fù)浯沤Y(jié)構(gòu)輸出，代表所述邏輯門輸入1、輸出0。

7.根據(jù)權(quán)利要求1所述的邏輯門，其特征在于，所述納米雙層賽道包括重金屬耦合的納米材料層。

8.根據(jù)權(quán)利要求7所述的邏輯門，其特征在于，所述重金屬耦合的納米材料層包括磁性材料層、重金屬材料層、磁性材料層依次疊置的疊層結(jié)構(gòu)。

9.根據(jù)權(quán)利要求1至8中任一項(xiàng)所述的邏輯門，其特征在于，所述拓?fù)浯沤Y(jié)構(gòu)包括磁性斯格明子。

10.根據(jù)權(quán)利要求1所述的邏輯門，其特征在于，所述邏輯門與電源相連接；

所述電源用于為所述邏輯門提供電流，所述電流用于驅(qū)動(dòng)所述拓?fù)浯沤Y(jié)構(gòu)沿所述第一賽道和/或所述第二賽道移動(dòng)。