[發明專利]存儲器件及其制備方法

在審

• 申請號: 202111514469.3
• 申請日: 2021-12-10
• 公開（公告）號: CN114220813A
• 公開（公告）日: 2022-03-22
• 發明（設計）人: 劉子易;朱慧瓏
• 申請（專利權）人: 北京超弦存儲器研究院;中國科學院微電子研究所
• 主分類號: H01L27/11
• 分類號: H01L27/11;H01L21/8244
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 王文思

本公開提供一種存儲器件及其制備方法，涉及半導體技術領域。該存儲器件包括：襯底；襯底上的存儲單元陣列，包括多個存儲單元，其中，每個存儲單元包括：水平方向間隔排布的左疊層和右疊層，左疊層和右疊層均包括依次疊置于襯底上的下隔離層、PMOS層、第一NMOS層、上隔離層和第二NMOS層，PMOS層、第一NMOS層和第二NMOS層均包括豎直疊置的第一源/漏層、溝道層和第二源/漏層，溝道層相對于第一源/漏層和第二源/漏層橫向凹入；柵堆疊，在豎直方向上介于第一源/漏層與第二源/漏層之間，且設于溝道層的相對兩側以嵌入溝道層的橫向凹入。

技術領域

本公開涉及半導體領域，具體涉及一種存儲器件及其制備方法。

背景技術

隨著半導體器件的不斷小型化，越來越難以制造高密度的互連結構，因為在橫向上難以縮減尺寸。另外，為了增加集成度，可以堆疊多層器件。基于此，期望能夠以靈活的方式為這種堆疊器件設置互連。

發明內容

有鑒于此，本公開的目的至少部分地在于提供一種能夠減小待機漏電且無需提高器件閾值電壓的存儲器件及其制備方法。

根據本公開的一個方面，提供了一種存儲器件，包括：襯底；襯底上的存儲單元陣列，包括多個存儲單元，其中，每個存儲單元包括：水平方向間隔排布的左疊層和右疊層，左疊層和右疊層均包括依次疊置于襯底上的下隔離層、PMOS層、第一NMOS層、上隔離層和第二NMOS 層，PMOS層、第一NMOS層和第二NMOS層均包括豎直疊置的第一源/漏層、溝道層和第二源/漏層，溝道層相對于第一源/漏層和第二源/漏層橫向凹入；柵堆疊，在豎直方向上介于第一源/漏層與第二源/漏層之間，且設于溝道層的相對兩側以嵌入溝道層的橫向凹入。

根據本公開的另一方面，提供了一種存儲器件的制備方法，包括：在襯底上形成水平方向間隔排布的左疊層和右疊層，左疊層和右疊層均包括依次疊置的下隔離層、PMOS層、第一NMOS層、上隔離層和第二 NMOS層，PMOS層、第一NMOS層和第二NMOS層均包括豎直疊置的第一源/漏層、溝道層和第二源/漏層，溝道層相對于第一源/漏層和第二源/漏層橫向凹入；在溝道層的橫向凹入依次淀積柵介質層和p型柵導體層；在左疊層和右疊層的底部淀積SiO₂，然后刻蝕該SiO₂并停止于第一預設高度，形成第一間隔部；刻蝕第一NMOS層與第二NMOS層對應位置上的p型柵導體層，在刻蝕掉的p型柵導體層的對應位置上淀積 n型柵導體層；刻蝕第一間隔部，形成存儲單元，存儲器件包括多個存儲單元的存儲單元陣列。

根據本公開的另一方面，提供了一種電子設備，包括上述存儲器件。

與現有技術相比，本公開提供的存儲器件及其制備方法，至少具有以下有益效果：該存儲器件以6T SRAM單元作為最小的存儲單元，具有更少的晶體管數量，簡化了計算機的存算結構，節省了計算資源，同時提高了計算進度和計算效率。

另外，對于半導體器件的豎直疊層，可以設置與之橫向上鄰接的側壁互連結構。對于若干層器件，可以利用一個掩模層，因此可以減少制造工藝中的光刻步驟并降低制造成本。另外，三維構造使得器件之間的互連可以由更多空間，并因此可以具有低電阻和高帶寬。由于側壁互連結構的存在，半導體裝置可以具有引出端子，因此可以將半導體裝置的制造與金屬化疊層的制造相分離。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1示意性示出了6T SRAM單元的電路原理圖；

圖2至29示意性示出了根據本公開實施例的存儲器件的制備方法依次處于不同階段的截面圖，在這些附圖中：

圖2示意性示出了在襯底上形成疊層的截面圖；

圖3(a)示意性示出了光刻膠構圖區域的俯視圖；圖3(b)為根據圖3(a) 形成的沿AA′線的截面圖；