[發明專利]一種應用于高速數字隔離器的發送-接收電路

有效

• 申請號: 202111502167.4
• 申請日: 2021-12-09
• 公開（公告）號: CN114285403B
• 公開（公告）日: 2023-09-26
• 發明（設計）人: 季禹坤;鄧玉清;李飛;肖培磊
• 申請（專利權）人: 中國電子科技集團公司第五十八研究所
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 無錫派爾特知識產權代理事務所(普通合伙) 32340
• 代理人: 楊強;楊立秋

本發明公開一種應用于高速數字隔離器的發送?接收電路，屬于數字隔離器領域，包括發送端、片上耦合電感和接收端；片上耦合電感包括耦合電感初級側A端、B端和耦合電感次級側C端、D端；發送端對輸入邏輯信號進行編碼并產生脈沖電流驅動片上耦合電感的初級側A端、B端；片上耦合電感用于信號的隔離傳輸，在初級側A端、B端產生的電流脈沖可在次級側C端、D端感應產生脈沖電壓；接收端對片上耦合電感的次級側C端、D端脈沖電壓解碼和對輸入邏輯信號的恢復。該發送?接收電路用于高速數字隔離器中，通過在接收端直接濾除幅值較大的反向脈沖，避免了延長耦合電感初級側脈沖電流的下降時間，從而提高了數字隔離器的傳輸速率。

技術領域

本發明涉及數字隔離器技術領域，特別涉及一種應用于高速數字隔離器的發送-接收電路。

背景技術

傳統的脈沖極性調制架構，發送端中包含邊沿檢測電路，檢測輸入信號的邊沿，轉換成流過耦合電感初級側的電流脈沖I_TX，并在耦合電感次級側產生電壓脈沖V_RX，電壓脈沖V_RX的幅值與電流脈沖I_TX隨時間的變化率成正比，即：

接收端將V_RX轉換為邊沿信號，還原輸入信號IN。發送端邊沿檢測電路控制I_TX快速上升，緩慢下降。V_RX則表現高幅值窄脈沖信號，之后跟隨一個低幅值寬反向脈沖。為避免接收端將反向脈沖誤判為信號脈沖，造成解碼錯誤，通常在接收端設值合適的門限電壓，濾除反向脈沖。

若門限電壓設置過高接近信號脈沖，信號脈沖可能會無法被接收端正確識別。因此門限電壓要盡可能小于信號脈沖幅值，這要求反向脈沖幅值盡可能小。然而，上述公式說明，為減小反向脈沖的幅值，必須增大I_TX的下降時間，這會直接減小數字隔離器傳輸速率。

發明內容

本發明的目的在于提供一種應用于高速數字隔離器的發送-接收電路，以解決背景技術中的問題。

為解決上述技術問題，本發明提供了一種應用于高速數字隔離器的發送-接收電路，包括發送端、片上耦合電感和接收端；其中所述片上耦合電感包括耦合電感初級側A端、B端和耦合電感次級側C端、D端；

所述發送端對輸入邏輯信號進行編碼并產生脈沖電流驅動所述片上耦合電感的初級側A端、B端；

所述片上耦合電感用于信號的隔離傳輸，在初級側A端、B端產生的電流脈沖可在次級側C端、D端感應產生脈沖電壓；

所述接收端對所述片上耦合電感的次級側C端、D端脈沖電壓解碼和對輸入邏輯信號的恢復。

可選的，所述發送端包括驅動電路P_DRV1，P_DRV2，N_DRV1和N_DRV2，驅動MOS管MP1，MP2，MN1和MN2；所述驅動電路P_DRV1，P_DRV2，N_DRV1和N_DRV2的輸入端同時接入邏輯信號IN；

所述驅動電路P_DRV1的輸出端與驅動PMOS管MP1的柵極相連；

所述驅動電路N_DRV1的輸出端與驅動NMOS管MN1的柵極相連；

所述驅動電路P_DRV2的輸出端與驅動PMOS管MP2的柵極相連；

所述驅動電路N_DRV2的輸出端與驅動NMOS管MN2的柵極相連；

驅動PMOS管MP1和MP2的源極均接VDD，驅動NMOS管MN1和MN2的源極均接地；PMOS管MP1的漏極和NMOS管MN1的漏極均接耦合電感初級側A端；PMOS管MP2的漏極和NMOS管MN2的漏極均接耦合電感初級側B端。

可選的，所述接收端包括低噪聲放大器LNA1、LNA2，比較器COMP1、COMP2和雙穩態電路；