[發明專利]一種基于FPGA的多路視頻信號緩存控制方法及系統

在審

• 申請號: 202111479431.7
• 申請日: 2021-12-06
• 公開（公告）號: CN114302089A
• 公開（公告）日: 2022-04-08
• 發明（設計）人: 付念
• 申請（專利權）人: 中國船舶重工集團公司第七0九研究所
• 主分類號: H04N7/01
• 分類號: H04N7/01;H04N21/234;H04N21/433
• 代理公司: 武漢華之喻知識產權代理有限公司 42267
• 代理人: 李君;廖盈春

1.一種基于FPGA的多路視頻信號緩存控制方法，其特征在于，包括以下步驟：

(1)根據輸入視頻源分辨率，將多組視頻源的視頻位寬轉化為2^k位進行多組數據重組生成多組輸入數據包，并對每一數據包中的數據進行記數；

(2)對多組輸入數據包進行優先級劃分后，將多組輸入數據包通過多組FIFO_IN單獨緩存；

(3)當FIFO_IN中輸入數據包的數據緩存量達到AXI4 Stream迸發量時啟動DDR的寫請求信號；同時對本次迸發的輸入數據包與對應視頻源進行編碼；

(4)將編碼后的輸入數據包、寫請求信號和有效寫地址轉換成AXI4Stream總線格式進行DDR寫操作，完成對多組視頻源的緩存；

(5)通過多組FIFO_OUT對多組視頻源緩存輸出，設置FIFO_OUT輸出優先級，并對多組FIFO緩存數據量單獨計數；

(6)當任意一組FIFO_OUT數據緩存量小于等于兩倍迸發帶寬的輸出數據包時，啟動DDR的讀請求信號，結合Rd_last指令，依次從DDR讀取輸出數據包數據并解碼后寫入對應FIFO_OUT，輸出視頻位寬2^k位的視頻數據；

(7)從視頻位寬2^k位的視頻數據中讀出有效視頻信息并顯示，實現多路視頻信號緩存控制；其中，k為正整數；所述輸入數據包的位寬為2的指數次方倍。

2.根據權利要求1所述的多路視頻信號緩存控制方法，其特征在于，所述步驟(4)中AXI4 Stream總線格式的轉換方法為：

設置DDR為Packet mode模式，當DDR寫請求開啟后啟動DDR寫入使能，寫地址有效被聲明，DMA鎖定信號Dma_lock拉高，占用DMA操作；

將編碼后的輸入數據包、視頻行信號、視頻場信號、寫請求信號和有效寫地址進行邏輯時序控制，最終轉換成AXI4 Stream總線格式進行傳輸。

3.根據權利要求1或2所述的多路視頻信號緩存控制方法，其特征在于，所述本次迸發的輸入數據包的獲取及更新方式為：

啟動DDR的寫請求信號后，根據視頻信號所在FIFO_IN中視頻通道的優先級，將FIFO_IN中的當前輸出數據包作為本次AXI4 Stream迸發的輸入數據包；

當對FIFO_IN中的當前輸出數據包完成寫操作時，接收寫完成信號Wr_last，再讀取FIFO_IN中其他視頻通道的輸出數據包更新本次AXI4 Stream迸發的輸入數據包；

對同時輸入的視頻信號，將高優先級通道的輸出數據包作為本次AXI4Stream迸發的輸入數據包。

4.根據權利要求3所述的多路視頻信號緩存控制方法，其特征在于，所述步驟(6)具體包括以下步驟：

(6.1)當任意一組FIFO_OUT緩存數據量小于等于兩倍迸發帶寬的輸出數據包時，設置DDR為Packet mode，啟動DDR讀入使能，讀地址有效被聲明，DMA鎖定信號Dma_lock拉高；

(6.2)結合讀完成信號Rd_last，從DDR讀取最高優先級輸出數據包并解碼后寫入FIFO_OUT，輸出視頻位寬2^k位的視頻數據。

5.根據權利要求4所述的多路視頻信號緩存控制方法，其特征在于，所述步驟(6.2)具體包括以下步驟：

當最高優先級輸出數據包讀操作完成時，發出讀完成信號Rd_last，讀取其他輸出數據包中最高優先級的輸入數據包。

6.根據權利要求2所述的多路視頻信號緩存控制方法，其特征在于，

當設置DDR為Packet mode時，在每次寫請求有效時，判斷當前輸入數據包的視頻源通道編號wr_pointer，對首次寫入的輸入數據包生成初始地址；通過偏移地址進行多組輸入數據包的連續寫入；

寫地址有效在寫入使能期間被聲明，直至寫完成信號Wr_last有效時解除。