[發明專利]一種基于FPGA的多路視頻信號緩存控制方法及系統

在審

• 申請號: 202111479431.7
• 申請日: 2021-12-06
• 公開（公告）號: CN114302089A
• 公開（公告）日: 2022-04-08
• 發明（設計）人: 付念
• 申請（專利權）人: 中國船舶重工集團公司第七0九研究所
• 主分類號: H04N7/01
• 分類號: H04N7/01;H04N21/234;H04N21/433
• 代理公司: 武漢華之喻知識產權代理有限公司 42267
• 代理人: 李君;廖盈春

本發明提供了一種基于FPGA的多路視頻信號緩存控制方法及系統，屬于視頻信號處理領域，方法包括：將多組視頻源進行數據重組生成多組輸入數據包并記數；對輸入數據包進行優先級劃分且對輸入數據包編碼；若輸入數據包的數據緩存量達到迸發量，啟動DDR寫請求信號；轉換成AXI4 Stream總線格式進行DDR寫操作；設置FIFO_OUT輸出優先級；若FIFO_OUT數據緩存量小于等于兩倍迸發帶寬的輸出數據包，啟動讀請求信號，結合讀完成信號，讀取輸出數據包解碼后寫入對應FIFO_OUT，輸出視頻數據；本發明有效實現多路視頻信號的緩存控制，同時簡化了視頻信號轉換成AXI4 Stream的時序控制。

技術領域

本發明屬于視頻信號處理領域，更具體地，涉及一種基于FPGA的多路視頻信號緩存控制方法及系統。

背景技術

基于SoC嵌入式系統進行開發設計是視頻處理領域的一大趨勢。2010年Xilinx公司推出首個Znyq系列嵌入式系統原型，將ARM處理器與傳統FPGA結合，芯片內部通過AXI4標準總線互聯，從而實現高靈活性、高可配置性和高計算性能的開發設計。經過近10年的發展，Znyq SoC平臺有效提升了視頻處理領域視頻信號計算性能和顯示處理可配置性能等諸多瓶頸問題，已經發展成為視頻信號處理領域較為成熟的解決方案。

在軍用及工業視頻處理領域，為滿足不同場景下視頻處理功能定制化和高計算性能的需求，視頻設備支持多組視頻信號處理，廣泛采用FPGA方案。一方面，MPsoc、Znyq等SoC嵌入式視頻處理方案基于AXI4標準總線互聯，配置靈活，能夠有效解決基于傳統FPGA芯片平臺視頻設備功能單一、配置性能較差等問題。因此結合傳統FPGA視頻設備進行基于MPsoc、Znyq等嵌入式平臺的移植能夠較大程度提升視頻處理裝備產品功能性能；另一方面，大量視頻數據的計算對FPGA計算資源提出了較高的要求，基于Xilinx官方IP的視頻數據與AXI總線數據轉換需要消耗大量的FPGA資源，基于行緩存視頻方法對緩存顆粒利用率低，基于幀緩存方法緩存效率較低，因此基于FPGA的多路視頻處理亟需開發數據處理效率高、資源消耗小的架構滿足日益增長的功能性能需求。

發明內容

針對現有技術的缺陷，本發明的目的在于提供一種基于FPGA的多路視頻信號緩存控制方法及系統，旨在解決現有的多路視頻信號的緩存需要額外配置IP核Video TimingController、Video to AXIs，AXIS to Video IP核，基于行緩存視頻方法對緩存顆粒利用率低，且基于幀緩存方法緩存效率較低的問題。

為實現上述目的，一方面，本發明提供了一種基于FPGA的多路視頻信號緩存控制方法，包括以下步驟：

(1)根據輸入視頻源分辨率，將多組視頻源的視頻位寬轉化為2^k位進行多組數據重組生成多組輸入數據包，并對每一數據包中的數據進行記數；

(2)對多組輸入數據包進行優先級劃分后，將多組輸入數據包通過多組FIFO_IN單獨緩存；

(3)當FIFO_IN中輸入數據包的數據緩存量達到AXI4 Stream迸發量時啟動DDR的寫請求信號；同時對本次迸發的輸入數據包與對應視頻源進行編碼；

(4)將編碼后的輸入數據包、寫請求信號和有效寫地址轉換成AXI4 Stream總線格式進行DDR寫操作，完成對多組視頻源的緩存；

(5)通過多組FIFO_OUT對多組視頻源緩存輸出，設置FIFO_OUT輸出優先級，并對多組FIFO緩存數據量單獨計數；

(6)當任意一組FIFO_OUT數據緩存量小于等于兩倍迸發帶寬的輸出數據包時，啟動DDR的讀請求信號，結合Rd_last指令，依次從DDR讀取輸出數據包數據并解碼后寫入對應FIFO_OUT，輸出視頻位寬2^k位的視頻數據；