[發(fā)明專利]用于優(yōu)化在部分寬度處理器上的跨通道緊縮數(shù)據(jù)指令實(shí)現(xiàn)方式的方法、系統(tǒng)和裝置

在審

• 申請(qǐng)?zhí)枺?/td>: 202111479177.0
• 申請(qǐng)日: 2021-12-06
• 公開(kāi)（公告）號(hào): CN114675884A
• 公開(kāi)（公告）日: 2022-06-28
• 發(fā)明（設(shè)計(jì)）人: W·S·王;K·薩布萊曼尼亞姆;E·金塔納
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F9/30
• 分類號(hào): G06F9/30
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 陳依心;黃嵩泉

描述了關(guān)于用于利用最小數(shù)量的微操作在部分(例如，半)寬度處理器上實(shí)現(xiàn)跨通道緊縮數(shù)據(jù)指令的電路的系統(tǒng)、方法和裝置。在一個(gè)實(shí)施例中，硬件處理器核包括：解碼器電路，用于將單條緊縮數(shù)據(jù)指令解碼為僅第一微操作和第二微操作；緊縮數(shù)據(jù)執(zhí)行電路，用于執(zhí)行第一微操作和第二微操作；以及預(yù)留站電路，耦合在解碼器電路與緊縮數(shù)據(jù)執(zhí)行電路之間，預(yù)留站電路包括用于第一微操作的第一預(yù)留站條目和用于第二微操作的第二預(yù)留站條目，第一預(yù)留站條目用于存儲(chǔ)指示三個(gè)或更多個(gè)輸入源和第一目的地的第一組字段，第二預(yù)留站條目用于存儲(chǔ)指示三個(gè)或更多個(gè)輸入源和第二目的地的第二組字段。

技術(shù)領(lǐng)域

本公開(kāi)總體上關(guān)于電子學(xué)，并且更具體地，本公開(kāi)的實(shí)施例關(guān)于用于利用最小數(shù)量的微操作在部分(例如，半)寬度處理器上實(shí)現(xiàn)跨通道緊縮數(shù)據(jù)指令的電路。

背景技術(shù)

處理器或處理器集合執(zhí)行來(lái)自指令集(例如，指令集架構(gòu)(ISA))的指令。指令集是計(jì)算機(jī)架構(gòu)的關(guān)于編程的部分，并且一般包括原生數(shù)據(jù)類型、指令、寄存器架構(gòu)、尋址模式、存儲(chǔ)器架構(gòu)、中斷和異常處置以及外部輸入和輸出(I/O)。應(yīng)當(dāng)注意，術(shù)語(yǔ)指令在本文中可指宏指令或指微指令，宏指令例如，提供給處理器以供執(zhí)行的指令，微指令例如，由處理器的解碼器對(duì)宏指令進(jìn)行解碼得到的指令。

附圖說(shuō)明

在所附附圖中以示例方式而非限制方式圖示本公開(kāi)，在附圖中，類似的附圖標(biāo)記指示類似的要素，其中：

圖1圖示根據(jù)本公開(kāi)的實(shí)施例的具有用于處理跨通道緊縮數(shù)據(jù)指令的電路的處理器核。

圖2圖示根據(jù)本公開(kāi)的實(shí)施例的由處理器核流水線對(duì)跨通道緊縮數(shù)據(jù)指令的處理，該處理包括將跨通道緊縮數(shù)據(jù)指令解碼為第一微操作和第二微操作。

圖3圖示根據(jù)本公開(kāi)的實(shí)施例的用于跨通道緊縮數(shù)據(jù)指令的第二微操作的執(zhí)行流水線。

圖4圖示根據(jù)本公開(kāi)的實(shí)施例的用于處理跨通道緊縮數(shù)據(jù)指令的電路。

圖5是圖示根據(jù)本公開(kāi)的實(shí)施例的用于處理跨通道緊縮數(shù)據(jù)指令的操作的流程圖。

圖6A是圖示根據(jù)本公開(kāi)的實(shí)施例的通用向量友好指令格式及其A類指令模板的框圖。

圖6B是圖示根據(jù)本公開(kāi)的實(shí)施例的通用向量友好指令格式及其B類指令模板的框圖。

圖7A是圖示根據(jù)本公開(kāi)的實(shí)施例的用于圖6A和圖6B中的通用向量友好指令格式的字段的框圖。

圖7B是圖示根據(jù)本公開(kāi)的一個(gè)實(shí)施例的構(gòu)成完整操作碼字段的圖7A中的專用向量友好指令格式的字段的框圖。

圖7C是圖示根據(jù)本公開(kāi)的一個(gè)實(shí)施例的構(gòu)成寄存儲(chǔ)器索引字段的圖7A中的專用向量友好指令格式的字段的框圖。

圖7D是圖示根據(jù)本公開(kāi)的一個(gè)實(shí)施例的構(gòu)成擴(kuò)充操作字段650的圖7A中的專用向量友好指令格式的字段的框圖。

圖8是根據(jù)本公開(kāi)的一個(gè)實(shí)施例的寄存器架構(gòu)的框圖。

圖9A是圖示根據(jù)本公開(kāi)的實(shí)施例的示例性有序流水線和示例性的寄存器重命名的亂序發(fā)布/執(zhí)行流水線兩者的框圖。

圖9B是圖示根據(jù)本公開(kāi)的實(shí)施例的要包括在處理器中的有序架構(gòu)核的示例性實(shí)施例和示例性的寄存器重命名的亂序發(fā)布/執(zhí)行架構(gòu)核兩者的框圖。

圖10A是根據(jù)本公開(kāi)的實(shí)施例的單個(gè)處理器核以及其到管芯上互連網(wǎng)絡(luò)的連接以及它的第2級(jí)(L2)高速緩存的本地子集的框圖。

圖10B是根據(jù)本公開(kāi)的實(shí)施例的圖10A中的處理器核的部分的展開(kāi)圖。

圖11是根據(jù)本公開(kāi)的實(shí)施例的可具有多于一個(gè)的核、可具有集成存儲(chǔ)器控制器、并且可具有集成圖形器件的處理器的框圖。

圖12是根據(jù)本公開(kāi)的一個(gè)實(shí)施例的系統(tǒng)的框圖。