[發(fā)明專利]用于優(yōu)化在部分寬度處理器上的跨通道緊縮數(shù)據(jù)指令實(shí)現(xiàn)方式的方法、系統(tǒng)和裝置在審
| 申請?zhí)枺?/td> | 202111479177.0 | 申請日： | 2021-12-06 |
| 公開（公告）號： | CN114675884A | 公開（公告）日： | 2022-06-28 |
| 發(fā)明（設(shè)計(jì)）人： | W·S·王;K·薩布萊曼尼亞姆;E·金塔納 | 申請（專利權(quán)）人： | 英特爾公司 |
| 主分類號： | G06F9/30 | 分類號： | G06F9/30 |
| 代理公司： | 上海專利商標(biāo)事務(wù)所有限公司 31100 | 代理人： | 陳依心;黃嵩泉 |
| 地址： | 美國加利*** | 國省代碼： | 暫無信息 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 用于 優(yōu)化 部分 寬度 處理器 通道 緊縮 數(shù)據(jù) 指令 實(shí)現(xiàn) 方式 方法 系統(tǒng) 裝置 | ||
1.一種裝置，包括：
解碼器電路，用于將單條緊縮數(shù)據(jù)指令解碼為僅第一微操作和第二微操作；
緊縮數(shù)據(jù)執(zhí)行電路，用于執(zhí)行所述第一微操作和所述第二微操作；以及
預(yù)留站電路，耦合在所述解碼器電路與所述緊縮數(shù)據(jù)執(zhí)行電路之間，所述預(yù)留站電路包括用于所述第一微操作的第一預(yù)留站條目和用于所述第二微操作的第二預(yù)留站條目，所述第一預(yù)留站條目用于存儲指示三個(gè)或更多個(gè)輸入源和第一目的地的第一組字段，所述第二預(yù)留站條目用于存儲指示三個(gè)或更多個(gè)輸入源和第二目的地的第二組字段。
2.如權(quán)利要求1所述的裝置，其中，所述單條緊縮數(shù)據(jù)指令包括各自比所述緊縮數(shù)據(jù)執(zhí)行電路的數(shù)據(jù)路徑寬度、所述第一微操作的三個(gè)或更多個(gè)輸入源、和所述第二微操作的三個(gè)或更多個(gè)輸入源更寬的第一源寄存器、第二源寄存器和第三源寄存器。
3.如權(quán)利要求1所述的裝置，其中，所述預(yù)留站電路用于響應(yīng)于所述第一微操作的所有三個(gè)或更多個(gè)輸入源準(zhǔn)備好執(zhí)行而分派所述第一微操作以供所述緊縮數(shù)據(jù)執(zhí)行電路執(zhí)行。
4.如權(quán)利要求3所述的裝置，其中，所述第一微操作的執(zhí)行將三個(gè)或更多個(gè)輸入源中的至少一個(gè)輸入源復(fù)制到所述第一目的地。
5.如權(quán)利要求4所述的裝置，其中，所述第二微操作的三個(gè)或更多個(gè)輸入源中的一個(gè)輸入源包括所述第一目的地，并且所述預(yù)留站電路用于響應(yīng)于所述第二微操作的所有三個(gè)或更多個(gè)輸入源準(zhǔn)備好執(zhí)行而分派所述第二微操作以供所述緊縮數(shù)據(jù)執(zhí)行電路執(zhí)行。
6.如權(quán)利要求1所述的裝置，其中，所述第二微操作的執(zhí)行對來自所述第一微操作的三個(gè)或更多個(gè)輸入源中的兩個(gè)輸入源的緊縮數(shù)據(jù)值和來自所述第二微操作的三個(gè)或更多個(gè)輸入源的緊縮數(shù)據(jù)值執(zhí)行操作。
7.如權(quán)利要求6所述的裝置，其中，用于所述第二微操作的所述第二預(yù)留站條目用于存儲所述第二組字段以進(jìn)一步指示存儲所述第一微操作的三個(gè)或更多個(gè)輸入源中的所述兩個(gè)輸入源的一個(gè)或多個(gè)寄存器，并且所述預(yù)留站電路不用于跟蹤所述一個(gè)或多個(gè)寄存器以確定所述第一微操作的三個(gè)或更多個(gè)輸入源中的所述兩個(gè)輸入源是否準(zhǔn)備好執(zhí)行。
8.如權(quán)利要求1-7中任一項(xiàng)所述的裝置，其中，用于所述第二微操作的所述第二預(yù)留站條目用于存儲所述第二組字段，所述第二組字段進(jìn)一步指示指向所述第一預(yù)留站條目的指針，并且所述預(yù)留站電路用于響應(yīng)于所述第二微操作的執(zhí)行而對用于所述第一微操作的所述第一預(yù)留站條目和用于所述第二微操作的所述第二預(yù)留站條目解除分配。
9.一種方法，包括：
利用處理器的解碼器電路將單條緊縮數(shù)據(jù)指令解碼為僅第一微操作和第二微操作，所述處理器包括耦合在所述解碼器電路與緊縮數(shù)據(jù)執(zhí)行電路之間的預(yù)留站電路；
為所述第一微操作分配所述預(yù)留站電路中的第一預(yù)留站條目，所述第一預(yù)留站條目具有指示三個(gè)或更多個(gè)輸入源和第一目的地的第一組字段；
為所述第二微操作分配所述預(yù)留站電路中的第二預(yù)留站條目，所述第二預(yù)留站條目具有指示三個(gè)或更多個(gè)輸入源和第二目的地的第二組字段；以及
利用所述處理器的所述緊縮數(shù)據(jù)執(zhí)行電路執(zhí)行來自所述預(yù)留站電路的所述第一微操作和所述第二微操作。
10.如權(quán)利要求9所述的方法，其中，所述單條緊縮數(shù)據(jù)指令包括各自比所述緊縮數(shù)據(jù)執(zhí)行電路的數(shù)據(jù)路徑寬度、所述第一微操作的三個(gè)或更多個(gè)輸入源、和所述第二微操作的三個(gè)或更多個(gè)輸入源更寬的第一源寄存器、第二源寄存器和第三源寄存器。
11.如權(quán)利要求9所述的方法，進(jìn)一步包括：由所述預(yù)留站電路響應(yīng)于所述第一微操作的所有三個(gè)或更多個(gè)輸入源準(zhǔn)備好執(zhí)行而分派所述第一微操作以供所述緊縮數(shù)據(jù)執(zhí)行電路執(zhí)行。
12.如權(quán)利要求11所述的方法，其中，所述第一微操作的執(zhí)行將三個(gè)或更多個(gè)輸入源中的至少一個(gè)輸入源復(fù)制到所述第一目的地。
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