[發(fā)明專利]半導體器件和制造半導體器件的方法

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• 申請日: 2021-11-29
• 公開（公告）號: CN114582952A
• 公開（公告）日: 2022-06-03
• 發(fā)明（設計）人: 基里安·翁;本杰明·亨
• 申請（專利權）人: 安世有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 北京天昊聯(lián)合知識產(chǎn)權代理有限公司 11112
• 代理人: 張蕓;龍濤峰

本發(fā)明的公開涉及一種半導體器件和制造半導體器件的方法，該半導體器件包括：襯底；溝道，該溝道定位在襯底的上方；和漂移區(qū)，該漂移區(qū)定位在溝道的上方。該半導體器件進一步包括定位在溝道和漂移區(qū)內(nèi)的第一多晶硅，以及定位在第一多晶硅的上方且定位在漂移區(qū)內(nèi)的第二多晶硅。第一多晶硅和第二多晶硅分別通過柵極氧化物和RESURF氧化物與溝道和漂移隔離。

技術領域

本發(fā)明涉及一種半導體器件。本發(fā)明還涉及一種制造半導體器件的方法。

背景技術

圖1示出了一種已知的半導體器件。在這種芯片級封裝(CSP)產(chǎn)品中，已知漏極-源極導通電阻(Rdson)由技術Rspec10、雙向電阻12、漏極側襯底擴展電阻14和漏極側外延(EPI)擴展電阻16貢獻。已知的是可以分別通過背面金屬化和深的注入物或深的金屬來減小雙向電阻12和漏極側EPI擴展電阻16。然而，管理漏極側襯底擴展電阻14是有困難的。該漏極側襯底擴展電阻14對于任何電壓等級都是固定的。對于低擊穿(BV)電壓等級，技術Rdson是低的，但是總Rdson將是高的，因為漏極側襯底擴展電阻14直接加到技術Rdson上。

在專利US9159786B2中描述了一種已知的半導體器件。該器件示于圖2中。它示出了雙柵極橫向MOSFET 100的簡化橫截面圖。雙柵極橫向MOSFET 100包括具有第一導電性的襯底103和從襯底103生長的具有第二導電性的外延區(qū)域102。第一漏極/源極區(qū)域112和第二漏極/源極區(qū)域114形成在襯底103上方的外延區(qū)域102中。在第一漏極/源極區(qū)域112和第二漏極/源極區(qū)域114之間形成有隔離區(qū)域104。雙柵極橫向MOSFET進一步包括具有第一導電性的主體區(qū)域122，該主體區(qū)域122形成在襯底103上方的外延區(qū)域102中。如圖2所示，主體區(qū)域形成在第二漏極/源極區(qū)域114的下方。

雙柵極橫向MOSFET 100包括堆疊在一起的兩個柵極。第一柵極142在第二柵極144的上方。第一柵極142和第二柵極144由介電層146隔開。第一柵極142聯(lián)接至控制信號。當控制信號大于雙柵極橫向MOSFET 100的閾值電壓時，雙柵極橫向MOSFET 100被接通。當控制信號小于閾值電壓時，雙柵極橫向MOSFET 100被關斷。第二柵極144是浮置柵極。

側壁介電層128和底部介電層126提供雙柵極142、144與其周圍的半導體區(qū)域之間的隔離。間隔物132提供第一柵極142與第二漏極/源極區(qū)域114之間的隔離。隔離區(qū)域104用于隔離有源區(qū)域，以便防止漏電流在相鄰的有源區(qū)域之間流動。

發(fā)明內(nèi)容

各種示例性實施例針對如上所述的缺點和/或從以下公開內(nèi)容可以變得明顯的其他缺點。

根據(jù)本發(fā)明的實施例，一種半導體器件包括：

-襯底，

-溝道，該溝道定位在襯底的上方，

-漂移區(qū)，該漂移區(qū)定位在溝道的上方，

-第一多晶硅，該第一多晶硅定位在溝道和漂移區(qū)內(nèi)，

-第二多晶硅，該第二多晶硅定位在第一多晶硅的上方并且定位在漂移區(qū)內(nèi)，

-其中，第一多晶硅和第二多晶硅分別通過柵極氧化物和RESURF氧化物與溝道和漂移區(qū)隔離。

這種半導體器件確保了半導體器件的源極與漏極之間的擊穿電壓的顯著提高。

與第一多晶硅相比，第二多晶硅顯著地更厚或為至少兩倍厚。

第二多晶硅連接至半導體器件的柵極或源極，或者它可以是浮置的。

半導體器件可以是雙向MOSFET器件，或者任何其他合適的半導體器件。

本發(fā)明還涉及一種制造半導體器件的方法。根據(jù)本發(fā)明的實施例，該方法包括以下步驟：

-形成主體；