[發明專利]一種高速數據采集時鐘的同步方案

在審

• 申請號: 202111365378.8
• 申請日: 2021-11-17
• 公開（公告）號: CN114090497A
• 公開（公告）日: 2022-02-25
• 發明（設計）人: 楊勇;霍攀;李洪濤
• 申請（專利權）人: 南京理工大學
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F13/38;G06F13/42;G06F1/12;H04L7/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種高速數據采集時鐘的同步方案，該方案利用JESD204B協議的確定性延遲特性，在保證單板多通道間下行數據的相互延遲不超過一個多幀時鐘周期下，通過對其關鍵控制信號進行設計和處理，實現單板多通道間數據的同步。利用外部高精度PPS脈沖實現跨板多通道間數據的同步。本發明應用在數字相控陣雷達下行數據接收和處理中，解決了數字相控陣雷達下行數據因采集帶來的相位不一致性問題，具有很高的精確度、通用性以及廣泛的適用性。

技術領域

本發明涉及高速數據通信接口采集領域，特別是一種基于JESD204B協議的數字相控陣雷達下行數據的采集系統。

背景技術

在數字相控陣雷達體制中，多通道數據同步采集傳輸是信號采集系統要解決的關鍵問題，特設計一種高速數據采集時鐘的同步方案，利用JESD204B標準子類1的多通道同步原理，通過使用sysref信號實現確定性時延，有效的解決了數字收/發技術中的多通道同步傳輸問題，使得不同時間到達的數據通過緩存區后都具有固定的延時，達到了數據同步傳輸的目的。

所述方案適應了數字化陣列雷達對寬帶數字收發組件的技術需求，為雷達探測波束掃描性能提供了很好的技術保障。

發明內容

本發明的目的在于提供一種高速數據采集時鐘的同步方案，本發明可實現單板N個高速數據采集通道對齊及跨板N個高速數據采集通道同步的功能，適用于基于JESD204B標準子類1的多通道同步處理；

實現本發明目的的技術解決方案為：一種高速數據采集時鐘的同步方案；所述方案由兩部分組成：

第一部分單板多通道高速數據同步采集；

單板多通道同步處理是利用JESD204B子類1方式，使用SYSREF信號實現確定性時延；所述方案設計中的AD轉換器是一款支持JESD204B協議的ADC器件，支持上面所述的子類1方式。AD轉換器和支持JESD204B協議的FPGA通過高速串行接口連接可以方便地實現TR組件的下行模擬信號數字化設計。AD轉換器串行差分輸出接口與xilinx公司FPGA的GTH模塊無縫相連，極大的簡化了PCB電路設計與硬件邏輯設計。

整個方案中，采用子類1方式，同步過程分是三個階段完成，代碼組同步(CGS)、初始化通道對齊序列(ILAS)、數據傳輸(DATA)；(1)代碼組同步階段：接收器件通過拉低SYNC信號發生同步需求到發送器件，發送器件接收到同步需求后再下一時刻發送K字符，當接收器件接收到至少四個連續且無誤的K字符以后，表明傳輸鏈路正常，代碼組同步階段完成；(2)初始化通道對齊：發送器件和接收器件同時等待系統參考時鐘SYSREF，發送器件檢測到SYSREF后重新初始化LMFC，使其與SYSREF相位同步；接收器件檢測到SYSREF后將重新建立LMFC時鐘信號，使其與SYSREF相位同步，并置位SYNC信號，發送器件檢測到SYNC信號后，會在下一個LMFC到來之后發送ILAS；(3)數據傳輸：接收器件收到ILAS后將每路ILAS分別進行緩存，待接收器件下一個(或多個)LMFC上升沿將所有通道數據同時讀出，這樣使得不同時間到達的數據通過緩存區后都具有固定的延時，從而達到數據同步傳輸的目的。

第二部分跨板多通道高速數據同步采集：

跨板多通道數據采樣信號的同步是利用外部信號源產生的高精度PPS脈沖，利用所述的PPS秒脈沖使得EPLD同步配置，時鐘模塊的PLL工作在0延時模式，同時，采樣SYSREF作為反饋支路，實現跨板AD轉換器的同步。秒脈沖SYSREF配置為四個脈沖，FPGA在檢測到第三個SYSREF上升沿后，同步FPGA內部的LMFC，若再次檢測SYSREF發現其與內部LMFC不一致，即不同步時，清空FIFO，重新檢測ILAS后將數據存入FIFO，在檢測到各AD各通道均非空后一起讀出。同步階段與所述單板的多通道高速數據流同步處理一致。