[發明專利]一種高速數據采集時鐘的同步方案

在審

• 申請號: 202111365378.8
• 申請日: 2021-11-17
• 公開（公告）號: CN114090497A
• 公開（公告）日: 2022-02-25
• 發明（設計）人: 楊勇;霍攀;李洪濤
• 申請（專利權）人: 南京理工大學
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F13/38;G06F13/42;G06F1/12;H04L7/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種高速數據采集時鐘的同步方案，其特征是：該方案支持JESD204B協議的模數轉換器和支持JESD204B協議的FPGA軟核相結合的設計。所述方案為一種基于JESD204B子類1多通道數據采集傳輸的實施方案，所述設計的硬件架構以8片高速模數轉換芯片AD轉換器、1片Xilinx廠商的FPGA邏輯設備和TI公司的時鐘管理模塊組成。首先，配置時鐘模塊的參考時鐘頻率和秒脈沖信號，將其輸入至時鐘管理模塊；其次，對所述的時鐘管理模塊進行配置，實現JESD204B系統的級聯雙環抖動清除器，為輸出頻率提供了最低的抖動性能；再次，所述的時鐘模塊輸出轉換器和邏輯設備的采樣頻率和參考時鐘；最后，轉換器和邏輯設備同時等待參考時鐘的到來，并完成各自本地多幀時鐘的初始化和建立，使其與參考時鐘的相位對齊，實現各個通道的數據同步。

2.根據權利要求1所述的一種高速數據采集時鐘的同步方案，其特征是：板卡將完成32路AD轉換器采樣信號的同步及跨板32路AD轉換器采樣信號的同步，AD轉換器將接收到的采樣數據通過JESD204B子類1接口發送到邏輯設備FPGA進行同步處理，待觀察到數據通過邏輯設備FPGAJESD204B子類1接口發送同步信號SYNC至AD轉換器，完成AD發送通道和邏輯設備FPGA接收通道的代碼組同步要求，最后利用示波器觀察SMA高頻接口所接收到的數據流。

3.根據權利要求1所述的一種高速數據采集時鐘的同步方案，其特征是：所述的鏈路配置采用8B/10B編碼方式，用于在每個字節中額外加入2bit以保持高速串行通路的直流均衡(使發送的“0”、“1”數量保持一致)，有利于減少傳輸錯誤；其次，在編碼過程中可以插入一些控制字符以幫助接收端對串行數據的還原，有利于在傳輸前期發現數據位的傳輸錯誤，避免傳輸錯誤的發生；最后，數據通過8B/10B編碼后，會以特定的規則組成幀和多幀(本方案中多幀數量為32)的數據結構，幀數據通過特定的控制字符實現幀對齊，有利于時鐘恢復，在串行通信中能夠保證良好的傳輸性能。

4.根據權利要求1所述的一種高速數據采集時鐘的同步方案，其特征是：所述方案中的協議為基于JESD204B子類1的同步傳輸延時協議。JESD204B標準將確定性延時定義為基于幀的數據到達發送器件并行輸入端口時間與數據從接收器件并行端口輸出的時間之差。所述的確定延時以多幀為處理單元，相應的時鐘信號為本地多幀時鐘(LMFC)，為實現確定性延時，在所有的發送器件中，所有的通道必須在檢測到接收器件發送的同步信號SYNC的上升沿之后的第一個LMFC邊沿同時啟動初始化鏈路對齊序列(ILAS)生成，確保發送器件的所有通道在ILAS之后的用戶數據在明確定義的時刻同時被發起；其次，接收器件在接收到發送器件發送的ILAS的第一個序列的起始標志R字符時，開始對數據流進行緩存處理，直到最后一個通道的序列起始標志被接收器件接收時對所有通道緩存數據進行釋放，完成了所有通道的延遲，實現了通道間的同步。

5.根據權利要求1所述的一種高速數據采集時鐘的同步方案，其特征是：所述同步方案需要滿足如下三個條件，首先，所有AD轉換器采樣時鐘相位對齊；其次，所有AD轉換器的參考時鐘對齊；最后，所有AD轉換器接收到的SYNC信號對齊；所述方案的采樣時鐘和參考時鐘由時鐘模塊同一產生，并且通過PCB等長布線保證所有ADC采樣時鐘相位對齊，同時ADC采樣時鐘和參考時鐘由TI公司的時鐘模塊產生，這樣子可以保證相對于ADC采樣時鐘的參考時鐘建立及保持時間。