[發明專利]憶阻器單元與CMOS電路的后端集成結構及其制備方法

在審

• 申請號: 202111307961.3
• 申請日: 2021-11-05
• 公開（公告）號: CN114203756A
• 公開（公告）日: 2022-03-18
• 發明（設計）人: 王興晟;王成旭;陽帆;黃夢華;繆向水
• 申請（專利權）人: 華中科技大學
• 主分類號: H01L27/24
• 分類號: H01L27/24;H01L21/768;H01L23/48;H01L23/50;H01L45/00
• 代理公司: 華中科技大學專利中心 42201
• 代理人: 祝丹晴

本發明公開了一種憶阻器單元與CMOS電路的后端集成結構及其制備方法，其中，憶阻器單元置于兩層金屬互連線中間并通過金屬通孔與上下金屬互連線連通，且憶阻器單元之上設置有刻蝕停止層，可以在刻蝕憶阻器單元的上通孔時對憶阻器結構形成有效保護，從而使金屬通孔對接結構部分能夠實現良好對接的同時不損傷憶阻器結構，能夠在保證憶阻器性能的條件下實現憶阻器單元與CMOS電路的電學連接；本發明在標準CMOS工藝的基礎上，采用后端工藝集成的方法，實現了憶阻器與CMOS電路的混合集成。通過本發明的方法，可以在僅增加少量幾步工藝、兩層版圖的基礎上在金屬互連層制備實現高性能的憶阻器件，實現憶阻器與CMOS電路的互聯并且不會對CMOS器件性能造成影響。

技術領域

本發明屬于微電子器件工藝與集成電路技術領域，更具體地，涉及一種憶阻器單元與CMOS電路的后端集成結構及其制備方法。

背景技術

隨著物聯網和大數據時代的到來，人類社會所產生的數據量呈幾何式增長，對信息的處理、傳輸、存儲提出了更高的要求。然而，隨著CMOS器件尺寸微縮至3～5nm工藝節點，摩爾定律驅動的尺寸微縮即將失效，傳統計算機存算分離導致的馮·諾依曼瓶頸，Flash與DRAM之間的速度差距導致的存儲墻等問題嚴重限制了信息技術的發展。因此，發展新型的Beyond CMOS器件、存儲與計算融合的新型計算架構、高速大容量的新型存儲技術成為突破的關鍵。

近年來，新型非易失存儲器因其功耗低、速度快、集成度高以及非易失性等優勢得到了研究人員的廣泛關注，被認為是未來存儲技術發展的器件基礎，并且逐步開展商業應用研究。而基于此類存儲器所發展的神經形態計算和存內計算方案，也被認為是取代馮·諾伊曼架構的方案之一。

其中，憶阻器的阻值會根據外加電場而發生改變，并且在撤去電場后仍然保持阻值狀態，從而實現非易失的信息存儲功能。經研究，憶阻器作為一個二端器件所具有的非易失信息存儲功能，使得其可以實現高密度信息存儲應用。此外，部分憶阻器具有電導連續可調的特性，使得其也可以作為突觸器件應用于類腦神經形態計算。憶阻器在單個器件中實現了存儲與計算的融合，使得其成為構建非馮·諾依曼計算體系架構的基礎器件之一。

目前基于導電細絲理論的憶阻器具有結構簡單、功耗低、讀寫速度快等優勢，使其成為最具潛力的存儲技術之一。然而，憶阻器在陣列集成過程中存在置位電壓過沖和旁路泄露電流的問題，因此目前憶阻器通常與場效應晶體管(MOSFET)串聯形成1T1R結構來避免這一問題。如何將憶阻器與晶體管實現標準CMOS工藝下的集成并且將1T1R結構憶阻器與CMOS外圍電路進行互連是目前憶阻器集成中面臨的問題。目前憶阻器的工藝集成均在CMOS后端工藝完成，包括將憶阻器置于金屬通孔中或者金屬層之上，但是這種集成方法在金屬通孔刻蝕過程會對憶阻器上表面造成破壞而影響憶阻器的性能。

發明內容

針對現有技術的以上缺陷或改進需求，本發明提供一種憶阻器單元與CMOS電路的后端集成結構及其制備方法，用以解決現有技術無法在保證憶阻器性能的條件下實現憶阻器單元與CMOS電路的電學連接的技術問題。

為了實現上述目的，第一方面，本發明提供了一種憶阻器單元與CMOS電路的后端集成結構，包括：從下至上依次分布的MOSFET結構、金屬互連層和憶阻器層；

MOSFET結構包括襯底和制備在襯底上的第一晶體管和第二晶體管；第一晶體管和第二晶體管為CMOS電路中的晶體管；

金屬互連層包括第一絕緣層，以及位于第一絕緣層內部的第一金屬互連結構和第二金屬互連結構；

憶阻器層包括第二絕緣層、以及位于第二絕緣層內部的憶阻器結構、通孔對接結構和第二金屬互連線；

憶阻器結構包括憶阻器單元、位于憶阻器單元之上的刻蝕停止層、位于刻蝕停止層之上的第二金屬通孔、以及位于憶阻器單元之下的第三金屬通孔；第二金屬通孔的下表面面積小于刻蝕停止層的上表面面積；第三金屬通孔的上表面面積小于憶阻器單元的下表面面積；