[發明專利]憶阻器單元與CMOS電路的后端集成結構及其制備方法

在審

• 申請號: 202111307961.3
• 申請日: 2021-11-05
• 公開（公告）號: CN114203756A
• 公開（公告）日: 2022-03-18
• 發明（設計）人: 王興晟;王成旭;陽帆;黃夢華;繆向水
• 申請（專利權）人: 華中科技大學
• 主分類號: H01L27/24
• 分類號: H01L27/24;H01L21/768;H01L23/48;H01L23/50;H01L45/00
• 代理公司: 華中科技大學專利中心 42201
• 代理人: 祝丹晴

1.一種憶阻器單元與CMOS電路的后端集成結構，其特征在于，包括：從下至上依次分布的MOSFET結構、金屬互連層和憶阻器層；

所述MOSFET結構包括襯底和制備在所述襯底上的第一晶體管和第二晶體管；所述第一晶體管和所述第二晶體管為所述CMOS電路中的晶體管；

所述金屬互連層包括第一絕緣層，以及位于所述第一絕緣層內部的第一金屬互連結構和第二金屬互連結構；

所述憶阻器層包括第二絕緣層、以及位于所述第二絕緣層內部的憶阻器結構、通孔對接結構和第二金屬互連線；

所述憶阻器結構包括所述憶阻器單元、位于所述憶阻器單元之上的刻蝕停止層、位于所述刻蝕停止層之上的第二金屬通孔、以及位于所述憶阻器單元之下的第三金屬通孔；所述第二金屬通孔的下表面面積小于所述刻蝕停止層的上表面面積；所述第三金屬通孔的上表面面積小于所述憶阻器單元的下表面面積；

所述通孔對接結構包括上下直接對接形成導電接觸的第四金屬通孔和第五金屬通孔；

所述憶阻器結構通過所述第一金屬互連結構與所述第一晶體管電連接；所述通孔對接結構通過所述第二金屬互連結構與所述第二晶體管電連接；

所述第二金屬互連線位于所述憶阻器結構和所述通孔對接結構的上表面，使所述憶阻器結構和所述通孔對接結構電連接。

2.根據權利要求1所述的后端集成結構，其特征在于，所述刻蝕停止層材料為導電材料，其刻蝕速率小于所述第二絕緣層材料的刻蝕速率。

3.根據權利要求1或2所述的后端集成結構，其特征在于，所述金屬互連結構的層數為一層或多層；每一層均包括第一金屬通孔和位于第一金屬通孔之上的第一金屬互連線；

所述金屬通孔包括填充于通孔內的通孔填充金屬和通孔黏附層金屬。

4.根據權利要求3所述的后端集成結構，其特征在于，所述第四金屬通孔的通孔黏附層金屬與所述第五金屬通孔的通孔填充金屬形成導電接觸，二者之間形成金屬通孔界面。

5.根據權利要求1或2所述的后端集成結構，其特征在于，所述憶阻器單元包括從上至下依次分布的上電極、功能層和下電極；所述上電極的厚度為5-200nm；所述功能層的厚度為1-100nm；所述下電極的厚度為5-200nm；

所述刻蝕停止層的厚度為5-200nm。

6.一種憶阻器單元與CMOS電路的后端集成結構的制備方法，其特征在于，包括以下步驟：

S1、制備MOSFET結構和位于MOSFET結構之上的金屬互連層；其中，所述MOSFET結構包括襯底和制備在所述襯底上的第一晶體管和第二晶體管；所述第一晶體管和所述第二晶體管為所述CMOS電路中的晶體管；金屬互連層包括第一絕緣層，以及位于所述第一絕緣層內部的第一金屬互連結構和第二金屬互連結構；

S2、在所述第一金屬互連結構的上表面制備第三金屬通孔，在所述第二金屬互連結構的上表面制備第五金屬通孔；并對所述第三金屬通孔和所述第五金屬通孔的上表面進行拋光處理；

S3、在所述第三金屬通孔和所述第五金屬通孔的上表面依次制備所述憶阻器單元和刻蝕停止層；

S4、通過光刻和刻蝕工藝將所述憶阻器單元和所述刻蝕停止層圖形化，并使得所述憶阻器單元的下表面面積大于所述第三金屬通孔的上表面面積；

S5、在所述刻蝕停止層之上沉積第二絕緣層；

S6、在所述第二絕緣層內制備第二金屬通孔和第四金屬通孔，并使得所述第二金屬通孔位于刻蝕停止層之上、且其下表面面積小于所述刻蝕停止層的上表面面積，以及所述第四金屬通孔位于第五金屬通孔之上、且形成導電接觸；對制備得到的所述第二金屬通孔和所述第四金屬通孔的上表面進行拋光處理；

S7、在所述第二金屬通孔和所述第四金屬通孔的上表面沉積互聯金屬，通過圖形化工藝后形成第二金屬互連線；

S8、在所述第二金屬互連線之上繼續沉積所述第二絕緣層，得到所述憶阻器單元與所述CMOS電路的后端集成結構，從而實現所述憶阻器單元與所述CMOS電路其他部分的互連。