[發明專利]一種基于TFET的主從觸發器

在審

• 申請號: 202111307187.6
• 申請日: 2021-11-05
• 公開（公告）號: CN114050807A
• 公開（公告）日: 2022-02-15
• 發明（設計）人: 盧文娟;趙宇昕;彭春雨;朱志國;吳秀龍;藺智挺;陳軍寧
• 申請（專利權）人: 安徽大學;合肥市微電子研究院有限公司
• 主分類號: H03K3/3562
• 分類號: H03K3/3562
• 代理公司: 北京凱特來知識產權代理有限公司 11260
• 代理人: 鄭立明;李闖

本發明公開了一種基于TFET的主從觸發器，包括主觸發器和從觸發器；主觸發器包括五個NTFET晶體管和五個PTFET晶體管，這五個NTFET晶體管依次記為N1～N5，這五個PTFET晶體管依次記為P1～P5；該主從觸發器的觸發器信號輸入端D作為主觸發器信號輸入；從觸發器包括五個NTFET晶體管和五個PTFET晶體管，這五個NTFET晶體管依次記為N6～N10，這五個PTFET晶體管依次記為P6～P10；主觸發器信號輸出端Q1作為從觸發器信號輸入；從觸發器信號輸出為該主從觸發器的觸發器信號輸出端Q。本發明可以提高數據傳輸的穩定性，解決了TFET應用在傳統傳輸門觸發器的數據傳輸穩定性問題。

技術領域

本發明涉及觸發器技術領域，尤其涉及一種基于TFET(Tunneling Field-EffectTransistor，隧穿場效應晶體管)的主從觸發器。

背景技術

隨著移動電子產品的發展，人們對集成電路低功耗的需求變得越來越迫切。近年來，MOSFET(金屬-氧化物半導體場效應晶體管)已成為數字集成電路和模擬集成電路的重要組成部分。然而隨著集成電路技術節點的發展，MOSFET在超低功耗電路中的一些缺點使其難以獲得滿意的結果。在MOSFET中，持續降低的電源電壓導致觸發器的延遲呈指數增加；降低MOSFET器件的閾值電壓(VT)，在低電源電壓下保持合理的驅動電流，必然導致漏電急劇增加，從而導致靜態功耗的增加。此外，MOSFET在室溫下的亞閾值擺幅理論上難以小于60mv/decade。降低電路設計中的電源電壓是當今半導體工業面臨的最大挑戰之一，傳統的MOSFET技術在超低功耗應用中幾乎達到了其物理極限，但是由于MOSFET的上述缺點，在亞閾值工作電壓下進一步降低觸發器靜態功耗仍然是十分有限的。

相比于MOSFET，TFET由于具有更低的亞閾值擺幅、更高的開關電流比以及較小的漏電流，使得TFET替代MOSFET具有廣闊的前景。但是由于TFET不對稱的源漏設計和傳輸機制導致的單向傳導(unidirectional conduction)特性，嚴重影響了TFET在觸發器中的應用，尤其是其作為觸發器的傳輸門結構(如圖1所示)時，因為傳輸門結構雙向導通。單向傳導特性即給TFET施加正向偏置電壓和反向偏置電壓時，電流傳輸特性不一樣。當給TFET施加正向偏置電壓時，其總會出現不受柵極電壓控制的正偏漏電流，這使得TFET做觸發器傳輸門時，在保持狀態下傳輸門可能會出現正偏漏電流，從而影響數據傳輸穩定性。

有鑒于此，特提出本發明。

發明內容

本發明的目的是提供了一種基于TFET的主從觸發器，以解決現有技術中存在的上述技術問題。本發明可以提高數據傳輸的穩定性，解決了TFET應用在傳統傳輸門觸發器的數據傳輸穩定性問題。

本發明的目的是通過以下技術方案實現的：

一種基于TFET的主從觸發器，包括主觸發器和從觸發器；

所述主觸發器包括五個NTFET晶體管和五個PTFET晶體管，這五個NTFET晶體管依次記為N1～N5，這五個PTFET晶體管依次記為P1～P5；

該主從觸發器的觸發器信號輸入端D作為主觸發器信號輸入，與PTFET晶體管P1的柵極、NTFET晶體管N2的柵極電連接；

PTFET晶體管P1的源極與電源VDD電連接，而PTFET晶體管P1的漏極與PTFET晶體管P2的源極電連接；

PTFET晶體管P2的柵極為時鐘信號輸入端，接入時鐘信號CLK，而PTFET晶體管P2的漏極與NTFET晶體管N1的漏極、PTFET晶體管P3的柵極、NTFET晶體管N3的柵極、PTFET晶體管P5的漏極、NTFET晶體管N4的漏極電連接；

NTFET晶體管N1的柵極為反相時鐘信號輸入端，接入反相時鐘信號CLKB，而NTFET晶體管N1的源極與NTFET晶體管N2的漏極電連接；

NTFET晶體管N2的源極接地；