[發明專利]基于FPGA監測DDR信號的系統、方法、FPGA和介質

有效

• 申請號: 202111301327.9
• 申請日: 2021-11-04
• 公開（公告）號: CN113961490B
• 公開（公告）日: 2023-09-26
• 發明（設計）人: 袁豐磊
• 申請（專利權）人: 上海安路信息科技股份有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 上海恒銳佳知識產權代理事務所(普通合伙) 31286
• 代理人: 黃海霞

本發明提供了一種基于FPGA監測DDR信號的系統、方法、FPGA和介質，該方法可以應用于FPGA，FPGA外接DDR目標控制器和DDR顆粒，FPGA包括DDR信號分析監測模塊和IO模式控制模塊；在讀模式下，IO模式控制模塊，用于控制DDR目標控制器對應的IO處于輸入狀態，控制DDR顆粒對應的IO處于輸出狀態；在寫模式下，IO模式控制模塊，用于控制DDR目標控制器對應的IO處于輸出狀態，控制DDR顆粒對應的IO處于輸入狀態；IO模式控制模塊，還用于在監測模式下將FPGA的IO配置成輸入狀態；DDR信號分析監測模塊，用于在監測模式下，獲取被監測的各個DDR?DRAM信號，上述系統用以監測和分析DDR?DRAM信號。

技術領域

本發明涉及集成電路設計技術領域，尤其涉及一種基于FPGA監測DDR信號的系統、方法、FPGA和介質。

背景技術

雙倍速率同步動態隨機存儲器(Double?Data?Rate?Synchronous?DynamicRandom?Access?Memory，DDR?DRAM)作為電子系統中最重要的內存設備，起著至關重要的作用，然后由于DDR?DRAM顆粒沒有提供任何的調試接口，所有的訪問必須統一通過雙倍速率同步(Double?Data?Rate?Synchronous，DDR)總線進行，所以對DDR總線控制器的可靠性有著非常高的要求。如果DDR總線控制器出現缺陷的話，調試定位問題會非常困難和耗時。另外，DDR?DRAM作為系統的主數據存儲設備，性能優化與否對系統的總體性能有非常大的影響，然而分析DDR控制器是否充分優化了DDR?DRAM的訪問序列又很難觀察確證，導致對于DDR控制器的開發調試來說，目前的調試定位問題非常困難和耗時。

因此對于DDR控制器的開發調試來說，亟需一種DDR監測分析系統來監測到DRAM顆粒上的所有事件，以此來調試和優化DDR控制器。

發明內容

本發明提供一種基于FPGA監測DDR信號的方法、FPGA和介質，用以實現監測和分析DDR?DRAM信號。

第一方面，本發明提供一種基于FPGA監測DDR信號的系統，該方法可以應用于FPGA，所述FPGA外接DDR目標控制器和DDR顆粒，FPGA包括DDR信號分析監測模塊和IO模式控制模塊；DDR目標控制器，用于在讀模式下從DDR顆粒中讀取數據，其中，在讀模式下，IO模式控制模塊，用于控制DDR目標控制器對應的IO處于輸入狀態，控制DDR顆粒對應的IO處于輸出狀態；DDR目標控制器，還用于在寫模式下將DDR目標控制器對應的寫數據驅動至DDR顆粒，其中，在寫模式下，IO模式控制模塊，用于控制DDR目標控制器對應的IO處于輸出狀態，控制DDR顆粒對應的IO處于輸入狀態；IO模式控制模塊，還用于在監測模式下將FPGA的IO配置成輸入狀態；DDR信號分析監測模塊，用于在監測模式下，獲取被監測的各個DDR動態隨機存儲器DRAM信號。

本發明上述基于FPGA監測DDR信號的方法有益效果在于：由于FPGA的可編程特性，其支持DDR?DRAM接口的IO管腳也都是可以編程的，通過將這些IO可以根據需要配置成需要的模式，如將監測端的所有DDR?DRAM信號管腳配置成輸入模式，以實現監測DDR?DRAM信號，該系統具有靈活低成本的優勢，并且可以靈活支持各種DDR?DRAM控制器的特色功能。

在一種可能的實施例中，所述DDR信號分析監測模塊，還用于解析各個DDR?DRAM信號和相關讀寫數據信息，以及實時解析記錄相關的時序信息。該實施例通過解析各個DDRDRAM信號和相關讀寫數據信息，能夠靈活地對觀測解析到的信息按需進行記錄，上報或進行進一步的分析處理，比如進行性能統計分析，指定地址或數據的監測，指定協議模式下的時序檢查功能。

在一種可能的實施例中，所述DDR?DRAM的信號包括：命令和地址CA信號和雙向的數據DQ/DQS信號。本發明使用FPGA實現DDR?DRAM的監測分析記錄功能，通過其可編程IO連接到所有的DDR?DRAM目標信號上，包括所有的CA和DQ/DQS信號。