[發(fā)明專利]基于FPGA監(jiān)測(cè)DDR信號(hào)的系統(tǒng)、方法、FPGA和介質(zhì)

有效

• 申請(qǐng)?zhí)枺?/td>: 202111301327.9
• 申請(qǐng)日: 2021-11-04
• 公開（公告）號(hào): CN113961490B
• 公開（公告）日: 2023-09-26
• 發(fā)明（設(shè)計(jì)）人: 袁豐磊
• 申請(qǐng)（專利權(quán)）人: 上海安路信息科技股份有限公司
• 主分類號(hào): G06F13/16
• 分類號(hào): G06F13/16
• 代理公司: 上海恒銳佳知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31286
• 代理人: 黃海霞

1.一種基于FPGA監(jiān)測(cè)DDR信號(hào)的系統(tǒng)，其特征在于，應(yīng)用于現(xiàn)場可編程門陣列FPGA，所述FPGA外接雙倍速率同步DDR顆粒和DDR目標(biāo)控制器，所述FPGA包括DDR信號(hào)分析監(jiān)測(cè)模塊和輸入輸出IO模式控制模塊；

所述IO模式控制模塊，用于在讀模式下，控制所述DDR目標(biāo)控制器對(duì)應(yīng)的IO處于輸入狀態(tài)，控制所述DDR顆粒對(duì)應(yīng)的IO處于輸出狀態(tài)，以使所述DDR目標(biāo)控制器在讀模式下從所述DDR顆粒中讀取數(shù)據(jù)；

所述IO模式控制模塊，還用于在寫模式下，控制DDR目標(biāo)控制器對(duì)應(yīng)的IO處于輸出狀態(tài)，控制所述DDR顆粒對(duì)應(yīng)的IO處于輸入狀態(tài)，以使所述DDR目標(biāo)控制器在寫模式下將所述DDR目標(biāo)控制器對(duì)應(yīng)的寫數(shù)據(jù)驅(qū)動(dòng)至所述DDR顆粒；

所述IO模式控制模塊，還用于在監(jiān)測(cè)模式下將FPGA的IO配置成輸入狀態(tài)；

所述DDR信號(hào)分析監(jiān)測(cè)模塊，用于在監(jiān)測(cè)模式下，獲取被監(jiān)測(cè)的各個(gè)DDR動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM信號(hào)。

2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，所述DDR信號(hào)分析監(jiān)測(cè)模塊，還用于解析各個(gè)DDR?DRAM信號(hào)和相關(guān)讀寫數(shù)據(jù)信息，以及實(shí)時(shí)解析記錄相關(guān)的時(shí)序信息。

3.根據(jù)權(quán)利要求1或2所述的系統(tǒng)，其特征在于，所述DDR?DRAM的信號(hào)包括：命令和地址CA信號(hào)和雙向的數(shù)據(jù)DQ/DQS信號(hào)。

4.根據(jù)權(quán)利要求1或2所述的系統(tǒng)，其特征在于，所述DDR接口分析監(jiān)測(cè)模塊，在監(jiān)測(cè)模式下獲取并解析DRAM命令之后，還用于：

識(shí)別非法的DRAM命令，以及在FPGA的報(bào)錯(cuò)信息中提示與所述非法的DRAM命令相關(guān)的報(bào)錯(cuò)信息和報(bào)錯(cuò)時(shí)間。

5.根據(jù)權(quán)利要求1或2所述的系統(tǒng)，其特征在于，所述DDR顆粒為DDR3、DDR4、DDR5、LPDDR3、LPDDR4中的任意一種。

6.一種基于FPGA監(jiān)測(cè)DDR信號(hào)的方法，其特征在于，應(yīng)用于現(xiàn)場可編程門陣列FPGA，所述FPGA外接雙倍速率同步DDR顆粒和DDR目標(biāo)控制器，所述方法包括：

在讀模式下，控制所述DDR目標(biāo)控制器對(duì)應(yīng)的IO處于輸入狀態(tài)，控制所述DDR顆粒對(duì)應(yīng)的IO處于輸出狀態(tài)，以使所述DDR目標(biāo)控制器在讀模式下從所述DDR顆粒中讀取數(shù)據(jù)；

在寫模式下，控制DDR目標(biāo)控制器對(duì)應(yīng)的IO處于輸出狀態(tài)，控制所述DDR顆粒對(duì)應(yīng)的IO處于輸入狀態(tài)，以使所述DDR目標(biāo)控制器在寫模式下將所述DDR目標(biāo)控制器對(duì)應(yīng)的寫數(shù)據(jù)驅(qū)動(dòng)至所述DDR顆粒；在監(jiān)測(cè)模式下，將FPGA的IO配置成輸入狀態(tài)；

在監(jiān)測(cè)模式下，獲取被監(jiān)測(cè)的各個(gè)DDR動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM信號(hào)。

7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述方法還包括：

解析動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM命令和相關(guān)讀寫數(shù)據(jù)信息，以及實(shí)時(shí)解析記錄相關(guān)的時(shí)序信息。

8.根據(jù)權(quán)利要求6或7所述的方法，其特征在于，所述DDR?DRAM的信號(hào)包括：命令和地址CA信號(hào)和雙向的數(shù)據(jù)DQ/DQS信號(hào)。

9.根據(jù)權(quán)利要求6或7所述的方法，其特征在于，所述方法還包括：

識(shí)別非法的DRAM命令，以及在FPGA的報(bào)錯(cuò)信息中提示與所述非法的DRAM命令相關(guān)的報(bào)錯(cuò)信息和報(bào)錯(cuò)時(shí)間。

10.根據(jù)權(quán)利要求6或7所述的方法，其特征在于，所述DDR顆粒為DDR3、DDR4、DDR5、LPDDR3、LPDDR4中的任意一種。

11.一種FPGA，其特征在于，所述FPGA包括如權(quán)利要求1至5任一項(xiàng)所述的系統(tǒng)。

12.一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)內(nèi)存儲(chǔ)有計(jì)算機(jī)程序，其特征在于，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)，實(shí)現(xiàn)權(quán)利要求6至10中任一項(xiàng)所述的方法。