[發明專利]一種CMOS圖像傳感器的像素陣列讀出結構

在審

• 申請號: 202111283729.0
• 申請日: 2021-11-01
• 公開（公告）號: CN113992872A
• 公開（公告）日: 2022-01-28
• 發明（設計）人: 朱程舉;尤六一;羅杰
• 申請（專利權）人: 成都善思微科技有限公司
• 主分類號: H04N5/374
• 分類號: H04N5/374;H04N5/378;H04N5/357;H04N5/361
• 代理公司: 成都行之智信知識產權代理有限公司 51256
• 代理人: 陳令軒

1.一種CMOS圖像傳感器像素陣列的讀出結構，包括CMOS圖像傳感器像素陣列和設置在所述CMOS圖像傳感器像素陣列上的積分器電路陣列，其特征在于，還包括電荷釋放電路陣列，所述電荷釋放電路陣列設置在遠離所述積分器電路陣列的一側，且所述電荷釋放電路陣列中的電荷釋放電路分別與所述CMOS圖像傳感器像素陣列中的列信號線電連接。

2.根據權利要求1所述的一種CMOS圖像傳感器像素陣列的讀出結構，其特征在于，所述電荷釋放電路包括NMOS管、開關管以及單位增益電壓緩沖放大器；

所述單位增益電壓緩沖放大器的輸出端與所述NMOS管的柵極和漏極連接，所述NMOS管的源極與所述開關管的漏極連接，所述開關管的源極與所述列信號線連接。

3.根據權利要求2所述的一種CMOS圖像傳感器像素陣列的讀出結構，其特征在于，所有的所述電荷釋放電路共用一個所述單位增益電壓緩沖放大器。

4.根據權利要求1所述的一種CMOS圖像傳感器像素陣列的讀出結構，其特征在于，還包括行選通電路陣列，所述行選通電路陣列中的行選通電路分別與所述CMOS圖像傳感器像素陣列中的每一行行選信號線電連接。

5.根據權利要求4所述的一種CMOS圖像傳感器像素陣列的讀出結構，其特征在于，所述行選通電路包括D觸發器和buffer電路，所述D觸發器的輸出端與所述帶buffer電路的輸入端連接，所述buffer電路的輸出端與所述行選信號線電連接。

6.根據權利要求4所述的一種CMOS圖像傳感器像素陣列的讀出結構，其特征在于，所述行選通電路包括D觸發器和帶高阻輸出模式的buffer電路，所述帶高阻輸出模式的buffer電路的第一輸入端和所述D觸發器的輸出端電連接，所述帶高阻輸出模式的buffer電路的第二輸入端用于接收高阻模式控制信號，所述帶高阻輸出模式的buffer電路的輸出端與所述行選信號線電連接。

7.根據權利要求5或6所述的一種CMOS圖像傳感器像素陣列的讀出結構，其特征在于，所述行選通電路陣列由串聯的所述行選通電路構成。

8.根據權利要求7所述的一種CMOS圖像傳感器像素陣列的讀出結構，其特征在于，所述行選通電路陣列設置為至少2個。

9.根據權利要求7所述的一種CMOS圖像傳感器像素陣列的讀出結構，其特征在于，當所述行選通電路陣列設置為2個時，所述行選通電路陣列設置于所述CMOS圖像傳感器像素陣列的兩側，且均與所述行選信號線電連接。

10.根據權利要求7所述的一種CMOS圖像傳感器像素陣列的讀出結構，其特征在于，當所述行選通電路陣列設置為超過2個時，其中兩個所述行選通電路陣列設置于所述CMOS圖像傳感器像素陣列的兩邊，余下的所述行選通電路陣列間隔設置于所述CMOS圖像傳感器像素陣列的中間，且所有的所述行選通電路陣列均與所述行選信號線電連接。