[發明專利]一種半導體結構及其制備方法、三維存儲器

在審

• 申請號: 202111274063.2
• 申請日: 2021-10-29
• 公開（公告）號: CN114023745A
• 公開（公告）日: 2022-02-08
• 發明（設計）人: 高建峰;劉衛兵;李俊杰;周娜;項金娟;楊濤;李俊峰;羅軍
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L27/11556;H01L27/11529;H01L27/11582;H01L27/11573;G03F7/20;H01L21/027
• 代理公司: 北京知迪知識產權代理有限公司 11628
• 代理人: 王勝利

本發明公開一種半導體結構及其制備方法、三維存儲器，涉及三維存儲器件技術領域技術領域，用于提供一種可以減少光刻次數且臺階側壁形貌較佳的臺階結構的技術方案。半導體結構的制備方法包括以下步驟：提供襯底；在所述襯底上依次形成層疊設置的N個堆疊結構；對所述N個堆疊結構依次進行m次光刻和刻蝕，得到具有N個臺階的目標臺階結構；其中，N大于m，所述N與m滿足預設關系。半導體結構，根據上述的半導體結構的制備方法制備。三維存儲器，包括上述半導體結構。

技術領域

本發明涉及三維存儲器件技術領域，尤其涉及一種半導體結構及其制備方法、三維存儲器。

背景技術

近年來，閃存(Flash Memory)存儲器發展的尤為迅速。為了進一步提高閃存存儲器的位密度(Bit Density)，同時減少位成本(Bit Cost)，三維的閃存存儲器(3D NAND)技術得到了迅速發展。同時，其他三維存儲器件還存在基本相同的集成需求。

在現有的三維結構中，需要在堆疊結構的外圍形成臺階區域，以便后續蝕刻接觸孔，將控制極字線連出。在臺階的成型過程中，使用光刻膠作為掩膜層，對光刻膠橫向刻蝕之后，再對堆疊結構進行刻蝕。因為臺階層數較多，為了減少光刻次數降低成本，大都采用光刻膠橫向Trim的工藝，可以在一次光刻的情況下形成多個臺階，但橫向刻蝕光刻膠層的同時也會對光刻膠層造成縱向刻蝕，對光刻膠層進行消耗，所以需要形成較厚的光刻膠層，否則會出現光刻膠層消耗過多，損傷臺階層的問題。且在橫向刻蝕時，很容易產生不光滑的側壁，這會導致光刻膠掩膜圖形向下傳遞至下層薄膜時，形成的臺階側壁粗糙度較高，進而影響臺階尺寸的精確度等。

發明內容

本發明的目的在于提供一種半導體結構及其制備方法、三維存儲器，用于提供一種可以減少光刻次數且臺階側壁形貌較佳的臺階結構的技術方案。

第一方面，本發明提供一種半導體結構的制備方法，包括以下步驟：提供襯底；在襯底上依次形成層疊設置的N個堆疊結構；對N個堆疊結構依次進行m次光刻和刻蝕，得到具有N個臺階的目標臺階結構；其中，N大于m，所述N與m滿足預設關系。

與現有技術相比，本發明提供的半導體結構的制備方法對N個堆疊結構依次進行m次光刻和刻蝕，得到具有N個臺階的目標臺階結構。可見，本發明是通過直接光刻和刻蝕的方法形成目標臺階結構中的每個臺階，相對于現有技術中，采用光刻膠橫向Trim的工藝很容易產生不光滑的側壁，從而導致光刻膠掩膜圖形向下傳遞至下層薄膜時，形成的臺階側壁粗糙度較高，進而影響臺階尺寸的精確度，本發明在光刻后，采用刻蝕的方式形成臺階，因此可以精確控制臺階的形貌和尺寸。

再者，本發明中目標臺階結構中的臺階個數大于光刻的次數，因此，可以減小光刻次數。

優選的，所述預設關系為：

N＝2^m-1。

優選的，每個所述堆疊結構包括自下而上層疊設置的第一犧牲層和第一絕緣層；

或，每個所述堆疊結構包括自下而上層疊設置的第一金屬層和第一絕緣層。

優選的，所述目標臺階結構中的每個臺階由相應所述堆疊結構經過一次或多次光刻和刻蝕形成。

優選的，每個所述臺階至少包括第二犧牲層，所述第二犧牲層由相應所述堆疊結構中的第一犧牲層經過一次或多次光刻和刻蝕形成；

或，每個所述臺階至少包括相應所述堆疊結構中的第二金屬層，所述第二金屬層由相應所述堆疊結構中的第一金屬層經過一次或多次光刻和刻蝕形成。

優選的，當每個所述臺階至少包括相應所述堆疊結構中的第二犧牲層時，所述半導體結構的制備方法還包括：

去除所述目標臺階結構中的所述第二犧牲層；

在所述第二犧牲層所在的區域形成第三金屬層，得到新的目標臺階結構。