[發明專利]一種單片微波集成電路隔離環設計以及芯片篩測方法

有效

• 申請號: 202111251383.6
• 申請日: 2021-10-27
• 公開（公告）號: CN113690155B
• 公開（公告）日: 2022-02-11
• 發明（設計）人: 呂繼平;王測天;鄔海峰;陳長風;鐘丹;廖學介;張謙;葉珍;彭鄭;吳曦
• 申請（專利權）人: 成都嘉納海威科技有限責任公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L23/552;B07C5/344
• 代理公司: 西安正華恒遠知識產權代理事務所(普通合伙) 61271
• 代理人: 陳選中

本發明公開了一種單片微波集成電路隔離環設計以及芯片篩測方法，為了使隔離環適用于毫米波芯片以及面積大于5mm²的芯片，達到不影響芯片內部電路的目的，使用多條隔離線圍成一個隔離環，每條隔離線的一端接地，用于屏蔽芯片外的干擾信號，另一端設置PAD，用于對隔離環進行IV測試。本發明不僅保留了隔離環的常規功能，同時更好的適應了毫米波芯片的高頻特性。本發明通過測試隔離環的IV值，計算各條隔離線的電阻R，通過電阻比較，隔離晶圓上的隱裂紋芯片，避免其流入下道工序，造成更大的損失。

技術領域

本發明屬于半導體技術領域，具體涉及一種單片微波集成電路隔離環設計以及芯片篩測方法的設計。

背景技術

半導體電路的生產過程通常為：晶圓先經過適當的清洗（Cleaning）之后，接著進行氧化（Oxidation）及沉積，最后進行微影、蝕刻及離子植入等反復步驟。在完成晶圓上電路的加工與制作流程中，難免對晶圓造成機械損傷，使晶圓出現隱裂紋的概率增加。

隱裂紋最初發生在晶圓階段，由于隱裂紋不明顯，或隱藏在中間層，無法輕易通過高倍顯微鏡全部檢測出來。后續在對晶圓進行切割時，會將機械應力施加于所述晶圓上。這樣，一方面原就存在的隱裂紋會在機械應力的作用下，裂紋強度加深，面積擴大從而增加了晶圓的不良率。另一方面在靠近隱裂紋區域，容易造成已經切割而成的芯片內部產生裂紋，這些裂紋芯片流入下道工序，不僅增加了后續工序芯片篩選的任務，同時還有可能影響封裝的良品率。芯片裂紋是半導體集成電路封裝過程中最嚴重的缺陷之一，也是集成電路封裝最致命的失效模式。無論從半導體制造的任何環節，避免芯片裂紋的產生，以及對裂紋芯片的及時檢測都是非常重要的。

晶圓制造過程完成后，每顆芯片都必須經過測試，這種測試通常被稱為CP測試（Circuit Probing）。隔離環（Seal Ring）是介于芯片（Chip）和劃片槽（Scrible Line）之間的保護環，其最根本也是最主要的作用就是防止芯片在切割的時候受到機械損傷。目前現有的單環的開口隔離環設計方法只適用于工作頻率較低、芯片面積較小的芯片。芯片工作頻率一旦增加或隔離環長度較長，單環的隔離環的開口特性，很容易產生耦合作用，類似于一個屏蔽腔干擾芯片內部電路。

發明內容

本發明的目的是為了解決現有的單環隔離環設計方法無法應用于芯片面積較大的芯片的問題，提出了一種單片微波集成電路隔離環設計以及芯片篩測方法。

本發明的技術方案為：一種單片微波集成電路隔離環設計以及芯片篩測方法，包括以下步驟：

S1、在單片微波集成電路芯片的Layout設計階段，為每個芯片設計隔離環。

S2、在晶圓的CP測試階段，針對晶圓中的每個芯片，測試組成芯片隔離環的每條隔離線的IV值。

S3、根據每條隔離線的IV值計算每條隔離線的電阻值。

S4、針對晶圓中的每個芯片，判斷組成芯片隔離環的所有隔離線的電阻值是否均在其對應預設范圍內，若是則判定該芯片為正常芯片，否則判定該芯片具有隱裂紋缺陷。

S5、將判定具有隱裂紋缺陷的芯片在晶圓上做隔離標記，劃定晶圓的隔離區域，完成單片微波集成電路芯片的篩測。

進一步地，步驟S1中為每個芯片設計隔離環的具體方法為：在芯片上使用N條隔離線圍成一個隔離環，N≥2，每條隔離線的一端接地，其另一端設置有PAD，第N條隔離線的PAD與第一條隔離線的接地端相鄰設置。

進一步地，步驟S2包括以下分步驟：

S21、在晶圓的CP測試階段，針對晶圓中的每個芯片，將組成芯片隔離環的每條隔離線的PAD作為其Port端口。

S22、在第i條隔離線的Port端口輸入電流I_i，測量得到第i條隔離線Port端口的電壓U_i，其中i=1,2,... ,N。