[發明專利]一種套刻誤差的測量計算方法

在審

• 申請號: 202111191680.6
• 申請日: 2021-10-13
• 公開（公告）號: CN113917802A
• 公開（公告）日: 2022-01-11
• 發明（設計）人: 袁俊春;邵康鵬;陳海平;楊慎知;劉慧斌
• 申請（專利權）人: 杭州廣立微電子股份有限公司
• 主分類號: G03F7/20
• 分類號: G03F7/20
• 代理公司: 江蘇坤象律師事務所 32393
• 代理人: 趙新民

本發明提供一種套刻誤差的測量計算方法，包括：按預置偏離量設計第一光罩和第二光罩，用于制成測試鏈；獲取N條對應不同的所述預置偏移量的測試鏈，N≥3；測量所述N條測試鏈的電性參數，以得到的電性參數與對應的所述預置偏移量作為一組參考數據；對所述參考數據進行數據分析，計算得到所述第一光罩和所述第二光罩的套刻誤差值。基于電學測量獲取套刻誤差值，易于實現且得到的結果更接近于真實的套刻誤差；便于對工藝進行實時監控，有利于及時調整生產工藝，推進產品良品率持續提高。此外本發明的方法還能夠適用于在半導體芯片制作完成后進行重復測試，利于更好的進行工藝問題溯源。

技術領域

本發明屬于半導體制造技術領域，尤其涉及一種半導體光刻工藝中套刻誤差的測量計算方法。

背景技術

隨著半導體技術的更新迭代，器件尺寸越來越小，工藝過程中，實現同一層圖形刻蝕的光罩（mask）由最早的一層發展為現在的兩層。在半導體芯片的制造過程中，采用光刻機逐一曝光硅片上所有的場（field），然后更換硅片，直至完成所有硅片的曝光。當對硅片進行工藝處理結束后，接著在硅片上曝光第二層圖形，也就是進行重復曝光。其中，第二層光罩曝光的圖形必須和第一層光罩曝光準確的套疊在一起，故稱之為套刻。套刻誤差（overlay，OVL）是指在光刻制造工藝中，當前層的圖案與之前層的圖案之間的對準精度。由于集成電路芯片的制造是通過多層結構層疊而成，每次光刻工藝所形成的結構需要與之前形成的各層結構都對準，因此各層結構之間的套刻精度直接影響集成電路芯片的有效性及良品率。在半導體芯片的制備工藝中，可根據套刻誤差值來調整制備集成電路芯片的工藝參數，以提高集成電路芯片的有效性及良品率，層間套刻對準的偏差對器件性能會產生很大的影響，甚至可能引起器件失效，良率降低，造成時間金錢的浪費，帶來成本的增加，因此OVL計算則顯得愈加重要，測量計算精確的套刻誤差值是提高良品率的關鍵步驟。

為了實現精確的對準和套刻，現有技術的做法主要采用標記對準的方法實現，但是標記對準所形成的套刻誤差在波動過程中并不能一一記錄并反映出來。此外，通常套刻誤差的數據溯源只能基于在線的監控數據（OVL inline設備測試結果），這種方法時效性短，在半導體器件成品后無法再次測試。

因此目前十分需要研究一種套刻誤差的測量計算方法，不依賴傳統的標記對準的做法，數據溯源性好、時效性長、測試效果更憂，能夠準確進行分析計算以此進一步推動半導體制造技術的深層次發展及高效應用。

發明內容

本發明是為解決上述現有技術的全部或部分問題，本發明提供了一種套刻誤差的測量計算方法，適用于通過電性測量，計算光罩之間的OVL（套刻誤差）值，可以實現光刻工藝中套刻誤差值的檢測。

本發明提供的一種套刻誤差的測量計算方法，包括：步驟S1.按預置偏離量設計第一光罩和第二光罩，所述預置偏移量包括零偏移、相對零偏移按預置偏移步長變化的若干正偏移量和若干負偏移量；通過所述第一光罩和所述第二光罩制成測試鏈；步驟S2.獲取N條對應不同的所述預置偏移量的測試鏈，N≥3，為整數；步驟S3.測量所述N條測試鏈的電性參數，以得到的電性參數與對應的所述預置偏移量作為一組參考數據；步驟S4.對除零偏移以外的每組所述參考數據進行數據處理，獲得N-1個套刻誤差值；基于所述N-1個套刻誤差值計算得到所述第一光罩和所述第二光罩的套刻誤差值；其中所述測試鏈包括分別位于相鄰兩層電介質層中的至少一個第一導電結構和至少一個第二導電結構、以及將所述第一導電結構和所述第二導電結構電連接的至少一個連接結構；所述連接結構完全連接所述第二導電結構，沒有偏移；所述第一導電結構由所述第一光罩制成，所述連接結構由所述第二光罩制成。至少一個所述第一導電結構與至少一個所述第二導電結構通過至少一個連接結構電連接，以形成所述測試鏈；對應不同的所述預置偏移量的測試鏈至少有三條。