[發明專利]一種基于硅載板的芯片模塊高密度互連方法

在審

• 申請號: 202111188602.0
• 申請日: 2021-10-12
• 公開（公告）號: CN113948508A
• 公開（公告）日: 2022-01-18
• 發明（設計）人: 徐藝軒;章飚;張楠;朱琳;曾永紅;朱天成
• 申請（專利權）人: 天津津航計算技術研究所
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 中國兵器工業集團公司專利中心 11011
• 代理人: 周恒

本發明屬于芯片封裝技術領域，具體涉及一種基于硅載板的芯片模塊高密度互連方法；所述方法采用硅載板進行集成，整體集成方案包括：兩個DSP芯片、一個FPGA芯片、兩個SDRAM芯片、兩個Flash芯片、一個配置芯片，共五種、八顆裸芯片；所述方法分析芯片需求，確定芯片模塊集成方案基板工藝采用6層有機基板、塑封BGA 680pin的工藝方案，對芯片模塊集成基板的設計方案進行規劃，包括：電源地層的規劃、信號層的規劃、布線規劃，并對芯片模塊設計面積進行初步評估，確定芯片模塊高密度互連設計方案，實現芯片模塊高密度互連集成。本發明借助硅載板等先進三維堆疊的系統封裝工藝，實現多個DSP、FPGA與內嵌多種存儲器間的高速封裝內網絡互連的高密度集成。

技術領域

本發明屬于芯片封裝技術領域，具體涉及一種基于硅載板的芯片模塊高密度互連方法，該方法對設計需求進行分析整合，實現對兩個DSP、一個FPGA、兩個SDRAM、兩個Flash、一個配置芯片，共五種、八顆裸芯片進行高密度集成，并通過硅載板實現信號轉接和2.5D互連，從而提升系統芯片的可靠性。

背景技術

芯片的系統級封裝成本會隨著芯片尺寸的減小而不斷提高，因此考慮從劃片之前的晶圓階段，就著手跟進相關的封裝工藝步驟，從而使得封裝體的成本能夠降到最低。封裝技術的發展分為多個階段，第一階段為采用引線鍵合技術和芯片的倒裝鍵合技術階段，屬于二維封裝的范疇。而二維封裝向三維封裝的發展可分為第二階段POP(Package onPackage，封裝體堆疊)，和正在進一步研發的基于硅通孔技術的第三階段。由于晶圓的封裝體的特征尺寸逐漸減小，微系統不同階段的互連高度也從毫米尺度降到微米尺度，微系統的布線密度也隨之增加；而且晶圓封裝體需要考慮不同且更加復雜的加工設備和工藝方案，來應對不同層級的高密度互連。

發明內容

(一)要解決的技術問題

本發明要解決的技術問題是：如何提供一種2.5D-MCM集成技術方案。

(二)技術方案

為解決上述技術問題，本發明提供一種基于硅載板的芯片模塊高密度互連方法，所述方法采用硅載板進行集成，整體集成方案包括：兩個DSP芯片、一個FPGA芯片、兩個SDRAM芯片、兩個Flash芯片、一個配置芯片，共五種、八顆裸芯片；

所述方法包括：

步驟1：分析芯片需求，各類芯片共需要三種電源電壓信號：FPGA核電電壓1.5V、DSP核電電壓1.2V、DSP的IO電壓3.3V；需要兩類時鐘信號：DSP時鐘25MHz、總線協議處理模塊時鐘16MHz；

步驟2：確定芯片模塊集成方案基板工藝采用6層有機基板、塑封BGA 680pin的工藝方案；

步驟3：對芯片模塊集成基板的設計方案進行規劃，包括：電源地層的規劃、信號層的規劃、布線規劃；

步驟4：對芯片模塊設計面積進行初步評估；

步驟5：根據設計面積初步評估結果，確定芯片模塊高密度互連設計方案，實現芯片模塊高密度互連集成。

其中，所述步驟3中，對電源地層的規劃具體為：

由于芯片模塊架構中需要有多種電壓信號包括：FPGA核電壓1.5V、DSP核電電壓1.2V、DSP的IO電壓3.3V，ARM處理器還需要1V、1.3V的電壓；因此，在電源地規劃上為了避免各個電壓信號之間的相互影響，考慮盡可能用量較多的電源電壓一個電源層和地層，而相對電壓應用較少或者專用的電源電壓，合理分配在相應的電源層。因此，規劃電源地層為2層。

其中，所述步驟3中，所述對信號層的規劃具體為：

由于芯片模塊集成方案中提出的模塊復雜度較高、布線面積小，因此，確定規劃4層信號布線層。

其中，所述步驟3中，所述布線規劃具體為：采用盲埋孔技術進行布線。