[發明專利]存儲器件的制作方法

在審

• 申請號: 202111115386.7
• 申請日: 2021-09-23
• 公開（公告）號: CN113823566A
• 公開（公告）日: 2021-12-21
• 發明（設計）人: 龔風叢;曹開瑋
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/788;H01L27/11521
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 田婷

本發明提供的存儲器件的制作方法，包括：提供襯底；在襯底上形成柵極絕緣層和接觸窗口；形成浮柵材料層；刻蝕浮柵材料層；執行氧化工藝，使浮柵材料層位于第一漏區一側超出第一接觸窗口的部分被氧化，以及浮柵材料層位于第二漏區一側超出第二接觸窗口的部分被氧化，形成側墻氧化層；去除側墻氧化層以及位于浮柵材料層覆蓋范圍以外的柵極絕緣層。如此一來，在接觸窗口的靠近漏區一側，襯底與半浮柵之間不再保留部分柵極絕緣層，半浮柵晶體管在工作時，降低了載流子進入半浮柵的勢壘，降低了載流子被二氧化硅/硅界面缺陷捕獲的風險，有助于提高載流子進入半浮柵的速度以及半浮柵晶體管的編程速度，提高了存儲器件的可靠性。

技術領域

本發明涉及半導體技術領域，尤其涉及一種存儲器件的制作方法。

背景技術

半導體存儲器被用于各種電子領域。其中，非易失存儲器可以在斷電的情況下長期保存數據。浮柵晶體管是一種主流的非易失存儲器。一般而言，浮柵晶體管具有層疊的柵極結構，該柵極結構包括浮柵(浮置柵極)和至少部分覆蓋浮柵的控制柵(控制柵極)，其中，浮柵被絕緣介質包圍，通過外加高電壓控制載流子以隧穿或熱載流子注入的方式穿過柵極絕緣層，從而改變浮柵中的存儲電荷數量，可以調節晶體管閾值電壓的大小，即對應于邏輯的“0”與“1”。但是，隧穿或熱載流子注入均需要較高的工作電壓(～20V)和較長的時間，存在功耗和速度問題。傳統浮柵晶體管電子隧穿于禁帶寬度例如8.9ev的高勢壘氧化硅絕緣介質。

為了進一步提高非易失存儲器的性能，半浮柵晶體管(Semi Floating GateTransistor，SFGT)的概念被提出。相較于傳統的浮柵晶體管，半浮柵晶體管在被浮柵覆蓋的柵極絕緣層靠近漏區的區域開了一個接觸窗口，浮柵通過該接觸窗口接觸襯底，形成隧穿場效應晶體管(Tunneling Field-Effect Transistor，TFET)，通過接觸窗口接觸襯底之后，傳統浮柵晶體管的浮柵在半浮柵晶體管中稱為半浮柵。半浮柵隧穿于禁帶寬度例如1.1eV的硅材料內，隧穿勢壘大為降低。半浮柵晶體管利用TFET的量子隧穿效應以及pn結二極管來替代傳統的氧化硅擦寫窗口，實現對浮柵的充放電，可以大大降低晶體管的工作電壓，并且提高了晶體管的工作速度，實現低電壓下更快速的數據寫入與擦除，便于滿足芯片低功耗的需求。

圖1是一種現有半浮柵晶體管的剖面結構示意圖。參照圖1，襯底100上設置有柵極絕緣層110，襯底100中設有摻雜的源區101和漏區103以及摻雜區105、107、109。111為側墻。在靠近漏區103一側，柵極絕緣層110中形成有半浮柵的接觸窗口110a，半浮柵120覆蓋柵極絕緣層110的上表面，并且通過接觸窗口110a接觸襯底100。襯底100中的摻雜區109、摻雜區107、漏區103以及控制柵140和柵間介質層130構成了TFET，即傳統浮柵晶體管中與周圍電氣絕緣的浮柵在該結構中成為了半浮柵120，稱為半浮柵晶體管。以該結構為n型半浮柵晶體管為例，當控制柵140施加負偏壓并且漏區103施加正偏壓使TFET打開時，帶間隧穿發生，空穴經接觸窗口110a從摻雜區109注入到半浮柵120之中，半浮柵120中的正電荷增加，即寫入邏輯“1”；當控制柵140施加正偏壓并且漏區103施加負偏壓時，嵌入的二極管(摻雜區109與摻雜區107構成pn結)正偏，半浮柵120中存儲的正電荷通過摻雜區109釋放，電荷量降低，即寫入邏輯“0”。

但是，目前半浮柵晶體管的編程(Program)速度還不足，影響包括半浮柵晶體管的存儲器件的可靠性。

發明內容

為了解決現有半浮柵晶體管存在的上述問題，本發明提供一種存儲器件的制作方法，提高了載流子進入半浮柵的速度以及半浮柵晶體管的編程速度，提高了存儲器件的可靠性。

本發明提供一種存儲器件的制作方法，包括：

提供襯底，其上表面一側預設有共用源區、位于所述共用源區兩側的第一漏區和第二漏區；