[發明專利]用于芯片測試的系統和待測芯片裝置

有效

• 申請號: 202111103868.0
• 申請日: 2021-09-22
• 公開（公告）號: CN113552473B
• 公開（公告）日: 2021-12-28
• 發明（設計）人: 武曉偉;馬繼榮;張玉陽;趙旭
• 申請（專利權）人: 北京紫光青藤微系統有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28;G01R1/28
• 代理公司: 北京康盛知識產權代理有限公司 11331
• 代理人: 陶俊潔

本申請涉及芯片測試技術領域，公開一種用于芯片測試的系統，包括：芯片測試裝置用于提供測試信號，接收測試反饋信號并根據測試反饋信號獲取芯片測試結果；測試信號包括復合信號；復合信號由電源信號和指令控制信號疊加得到；待測芯片裝置與芯片測試裝置連接，待測芯片裝置用于在接收到測試信號的情況下，對復合信號進行譯碼獲得指令控制信號；根據指令控制信號獲取測試反饋信號，并將測試反饋信號輸出給芯片測試裝置。提高了芯片測試效率，降低了芯片生產成本。本申請還公開一種待測芯片裝置。

技術領域

本申請涉及芯片測試技術領域，例如涉及一種用于芯片測試的系統和待測芯片裝置。

背景技術

在現代集成電路產業中，在芯片產業鏈中，芯片測試是芯片生產的其中一個重要環節，提高芯片測試效率可以提高芯片產出效率，從而降低芯片的生產成本。因此，如何在有限的測試資源下提高芯片的測試效率成為新的研究方向。

在芯片的晶圓測試過程中，在測試機臺硬件資源確定的情況下，測試通道的數量是一定的，每個測試通道分配一個管腳，測試通道總數除以晶圓上的單顆芯片測試所需管腳數得到的結果，即為測試機臺同時測試晶圓上芯片的數量，即并測數。因此，在晶圓上的單顆芯片測試過程中所需的測試管腳數量，決定晶圓測試階段的并測數，亦即決定芯片的測試效率。為了降低生產成本，需要提高芯片測試效率，因此急需提高芯片并測數。

發明內容

為了對披露的實施例的一些方面有基本的理解，下面給出了簡單的概括。所述概括不是泛泛評述，也不是要確定關鍵／重要組成元素或描繪這些實施例的保護范圍，而是作為后面的詳細說明的序言。

本公開實施例提供了一種用于芯片測試的系統和待測芯片裝置，以提高芯片測試效率。

在一些實施例中，所述用于芯片測試的系統包括：芯片測試裝置，用于提供測試信號，接收測試反饋信號并根據所述測試反饋信號獲取芯片測試結果；所述測試信號包括復合信號；所述復合信號由電源信號和指令控制信號疊加得到；待測芯片裝置，與所述芯片測試裝置連接，所述待測芯片裝置用于在接收到測試信號的情況下，對所述復合信號進行譯碼獲得指令控制信號；根據所述指令控制信號獲取測試反饋信號，并將所述測試反饋信號輸出給所述芯片測試裝置。

在一些實施例中，所述待測芯片裝置被配置為接收芯片測試裝置發送的測試信號，所述測試信號包括復合信號；所述復合信號由電源信號和指令控制信號疊加得到；對所述復合信號進行譯碼獲得指令控制信號；根據所述指令控制信號獲取測試反饋信號，并將所述測試反饋信號輸出給所述芯片測試裝置，觸發所述芯片測試裝置根據所述測試反饋信號獲取芯片測試結果。

本公開實施例提供的用于芯片測試的系統和待測芯片裝置，可以實現以下技術效果：通過芯片測試裝置提供測試信號，測試信號包括復合信號，復合信號由電源信號和指令控制信號疊加得到，待測芯片裝置在接收到測試信號的情況下，對復合信號進行譯碼獲得指令控制信號；根據指令控制信號獲取測試反饋信號，并將測試反饋信號輸出給芯片測試裝置，芯片測試裝置接收測試反饋信號并根據測試反饋信號獲取芯片測試結果。這樣，待測芯片裝置接收由電源信號和指令控制信號疊加得到的復合信號，根據復合信號獲取測試反饋信號，即待測芯片裝置只需一個管腳接收一個復合信號，相比現有技術中需要兩個管腳分別接收電源信號和指令控制信號，在晶圓上單顆芯片測試過程中減少了一個信號的傳輸，即節省了一個管腳，進而提高了晶圓測試階段的芯片并測數，提高了芯片測試效率，降低了芯片生產成本。

以上的總體描述和下文中的描述僅是示例性和解釋性的，不用于限制本申請。

附圖說明

一個或多個實施例通過與之對應的附圖進行示例性說明，這些示例性說明和附圖并不構成對實施例的限定，附圖中具有相同參考數字標號的元件示為類似的元件，附圖不構成比例限制，并且其中：

圖1是本公開實施例提供的一個用于芯片測試的系統的示意圖；

圖2是本公開實施例提供的另一個用于芯片測試的系統的示意圖；