[發明專利]一種存算一體結構加速計算的裝置和方法

在審

• 申請號: 202111086821.8
• 申請日: 2021-09-16
• 公開（公告）號: CN115826840A
• 公開（公告）日: 2023-03-21
• 發明（設計）人: 張鑫;湯宇哲;劉學峰;李根;曾應
• 申請（專利權）人: 湖南大學
• 主分類號: G06F3/05
• 分類號: G06F3/05;H03M1/12;H03M1/66;H03K5/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種存算一體結構加速計算的裝置,其特征在于，包括：

可調延時單元，用于對時鐘信號進行延時，包括第一時鐘信號輸入端和第一延時時鐘信號輸出端，其中所述第一時鐘信號輸入端用于接收時鐘信號；所述第一延時時鐘信號輸出端用于輸出經延時后的時鐘信號。

信號特征提取單元，包括多個信號輸入端和一個信號輸出端，所述多個信號輸入端用于接收運算電路的多個運算結果信號；所述信號特征提取單元輸出端用于輸出包含存算一體運算電路多個運算結果信號響應特征的輸出信號。

第一采樣保持通道，包括第二時鐘信號輸入端、第一信號輸入端和第一采樣保持輸出端，其中所述第二時鐘信號輸入端用于接收時鐘信號；所述第一信號輸入端與所述信號特征提取單元的求和信號輸出端連接；所述第一采樣保持輸出端用于在時鐘信號處于高(低)電平時輸出第一輸入信號，在時鐘信號處于低(高)電平時輸出時鐘信號處于下降(上升)沿時刻第一輸入信號的瞬時值；

第二采樣保持通道，包括第三時鐘信號輸入端、第二信號輸入端和第二采樣保持輸出端，其中所述第三時鐘信號輸入端與所述可調延時單元連接用于接收所述第一延時時鐘信號輸出端的延時時鐘信號；所述第二信號輸入端與所述信號特征提取單元的求和信號輸出端連接；所述第二采樣保持輸出端用于在時鐘信號處于高(低)電平時輸出第二輸入信號，在時鐘信號處于低(高)電平時輸出時鐘信號處于下降(上升)沿時刻第二輸入信號的瞬時值；

第一比較通道，包括第一比較輸入端、第二比較輸入端和第一比較輸出端，其中所述第一比較輸入端與第一采樣保持輸出端相連接，第二比較輸入端與第二采樣保持輸出端相連，第一比較輸出端用于輸出第一比較輸入端與第二比較輸入端輸入信號的比較結果；

第二比較通道，包括第三比較輸入端、第四比較輸入端和第二比較輸出端，其中所述第三比較輸入端與第一采樣保持輸出端相連接，第四比較輸入端與第二采樣保持輸出端相連，第二比較輸出端用于輸出第二比較輸入端與第一比較輸入端輸入信號的比較結果；

邏輯處理單元，包括第一邏輯輸入端、第二邏輯輸入端、第四時鐘信號輸入端、第五時鐘信號輸入端和第一邏輯處理輸出端，其中所述第一邏輯輸入端和第二邏輯輸入端分別與第一比較輸出端和第二比較輸出端連接；所述第四時鐘信號輸入端用于接收時鐘信號；所述第五時鐘信號輸入端與第一延時時鐘信號輸出端連接；第一邏輯輸出端與輸出端子連接；所述第一邏輯輸出端的輸出信號將被保存一個時鐘周期；

當所述時鐘信號、第一延時時鐘輸出端的輸出信號處于低(高)電平且第一比較通道輸出端或第二比較通道輸出端輸出信號同時處于高(低)電平時，第一邏輯輸出端的輸出為高電平；

當所述時鐘信號或第一延時時鐘輸出端輸出信號處于高電平且第一邏輯輸出端輸出信號上一時鐘周期為高電平時，第一邏輯輸出端的輸出為高電平；

輸出端子。

2.根據權利要求1所述的存算一體結構加速計算的裝置，其特征在于，所述信號特征提取單元的輸出信號能統一運算電路每條輸出信號鏈路的響應時間，統一的響應時間以響應時間最長的信號鏈路決定；所述信號特征提取單元能將穩態建立過程中的電壓信號幅值疊加放大，便于第一比較通道和第二比較通道比較。

3.根據權利要求1所述的存算一體結構加速計算的裝置，其特征在于，所述第一采樣保持通道由第一柵壓自舉開關和第一采樣電容組成；所述第二采樣保持通道由第二柵壓自舉開關和第二采樣電容組成。當所述時鐘信號和延時后的時鐘信號都處于低電平時，采樣保持通道進入保持狀態，保持值為時鐘信號和延時后時鐘信號下降沿時計算單元的輸出值。

4.根據權利要求1所述的存算一體結構加速計算的裝置，其特征在于，所述第一比較通道包括第一比較器和第二比較器，所述第一比較器的輸出端與第二比較器的輸入端相連接；所述第二比較通道包括第三比較器和第四比較器，所述第三比較器的輸出端與第四比較器的輸入端相連接。根據所述采樣保持通道在保持狀態下的輸出值經過比較通道后的信號判斷計算單元輸出信號是否處于穩態。