[發明專利]一種存算一體結構加速計算的裝置和方法

在審

• 申請號: 202111086821.8
• 申請日: 2021-09-16
• 公開（公告）號: CN115826840A
• 公開（公告）日: 2023-03-21
• 發明（設計）人: 張鑫;湯宇哲;劉學峰;李根;曾應
• 申請（專利權）人: 湖南大學
• 主分類號: G06F3/05
• 分類號: G06F3/05;H03M1/12;H03M1/66;H03K5/00
• 代理公司: 暫無信息
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本發明涉及一種存算一體結構加速計算的裝置和方法。存算一體結構計算加速裝置包括：可調延時單元、第一采樣保持通道、第二采樣保持通道、第一比較通道、第二比較通道和邏輯處理單元，所述第一采樣保持通道和第二采樣保持通道的輸入端均與加法電路的輸出端連接；所述第一比較通道和第二比較通道分別與第一采樣保持通道和第二采樣保持通道連接；所述邏輯處理單元與第一比較通道和第二比較通道連接。通過檢測計算結果信號來判斷電路是否達到穩態，并自適應控制計算周期來達到加速計算的目的。

技術領域

本發明涉及基于存算一體結構的人工智能計算專用集成電路，特別是涉及存算一體結構加速計算的裝置和方法。

背景技術

基于存算一體結構的人工智能計算專用集成電路是人工智能硬件計算領域內的一種重要技術，具有廣泛的應用背景。在存算一體結構的運算電路中存在模擬外圍輔助電路，模擬電路中的寄生效應限制了運算電路的運算速度，運算電路的輸入信號變化越大，運算電路的響應時間越長，反之越短，響應時間直接決定了電路的運算速度。

一般的，設置固定周期的時鐘信號作為運算電路的參考信號，周期取決于輸入信號最大變化時運算電路的響應時間，輸入信號變化小時計算電路在計算周期造成了時間浪費，而增加計算頻率會嚴重降低計算結果的精度。

發明內容

基于此，有必要針對以上問題，提出一種存算一體結構加速計算的裝置和方法，在保證精度的前提下提高計算電路的計算速度。

一種存算一體結構加速計算的裝置，包括：

可調延時單元，用于對時鐘信號進行延時，包括第一時鐘信號輸入端和第一延時時鐘信號輸出端，其中所述第一時鐘信號輸入端用于接受時鐘信號；所述第一延時時鐘信號輸出端用于輸出經延時后的時鐘信號。

信號特征提取單元，包括多個信號輸入端和一個信號輸出端，所述多個信號輸入端用于接收運算電路的多個運算結果信號；所述信號特征提取單元輸出端用于輸出包含存算一體運算電路多個運算結果信號響應特征的輸出信號。

第一采樣保持通道，包括第二時鐘信號輸入端、第一信號輸入端和第一采樣保持輸出端，其中所述第二時鐘信號輸入端用于接受時鐘信號；所述第一信號輸入端用于接受第一輸入信號；所述第一采樣保持輸出端用于在時鐘信號處于高(低)電平時輸出第一輸入信號，在時鐘信號處于低(高)電平時輸出時鐘信號處于下降(上升)沿時刻第一輸入信號的瞬時值；

第二采樣保持通道，包括第三時鐘信號輸入端、第二信號輸入端和第二采樣保持輸出端，其中所述第三時鐘信號輸入端與所述可調延時單元連接用于接受所述第一延時時鐘信號輸出端的延時時鐘信號；所述第二信號輸入端用于接受第二輸入信號；所述第二采樣保持輸出端用于在時鐘信號處于高(低)電平時輸出第二輸入信號，在時鐘信號處于低(高)電平時輸出時鐘信號處于下降 (上升)沿時刻第二輸入信號的瞬時值；

第一比較通道，包括第一比較輸入端、第二比較輸入端和第一比較輸出端，其中所述第一比較輸入端與第一采樣保持輸出端相連接，第二比較輸入端與第二采樣保持輸出端相連，第一比較輸出端用于輸出第一比較輸入端與第二比較輸入端輸入信號的比較結果；

第二比較通道，包括第三比較輸入端、第四比較輸入端和第二比較輸出端，其中所述第三比較輸入端與第一采樣保持輸出端相連接，第四比較輸入端與第二采樣保持輸出端相連，第二比較輸出端用于輸出第二比較輸入端與第一比較輸入端輸入信號的比較結果；

邏輯處理單元，包括第一邏輯輸入端、第二邏輯輸入端、第四時鐘信號輸入端、第五時鐘信號輸入端和第一邏輯處理輸出端，其中所述第一邏輯輸入端和第二邏輯輸入端分別與第一比較輸出端和第二比較輸出端連接；所述第四時鐘信號輸入端用于接受時鐘信號；所述第五時鐘信號輸入端與第一延時時鐘信號輸出端連接；第一邏輯輸出端與輸出端子連接；所述第一邏輯輸出端的輸出信號將被保存一個時鐘周期；