[發明專利]存儲器及其形成方法

在審

• 申請號: 202111019363.6
• 申請日: 2019-01-02
• 公開（公告）號: CN113707665A
• 公開（公告）日: 2021-11-26
• 發明（設計）人: 劉毅華;劉峻;范魯明
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 孫佳胤;高翠花

本發明涉及一種存儲器及其形成方法，所述存儲器的形成方法包括：提供一襯底、形成于所述襯底之上的存儲堆疊結構、貫穿所述存儲堆疊結構的溝道柱結構和隔離墻，所述隔離墻底部的襯底內形成有共源極；對所述襯底背面進行減薄；在所述減薄后的襯底背面形成導電層，連接所述共源極，所述導電層作為共源極接觸部。上述方法有利于提高存儲器的性能。

技術領域

本發明涉及半導體技術領域，尤其涉及一種存儲器及其形成方法。

背景技術

近年來，閃存(Flash Memory)存儲器的發展尤為迅速。閃存存儲器的主要特點是在不加電的情況下能長期保持存儲的信息，且具有集成度高、存取速度快、易于擦除和重寫等優點，因而在微機、自動化控制等多項領域得到了廣泛的應用。為了進一步提高閃存存儲器的位密度(Bit Density)，同時減少位成本(Bit Cost)，三維的閃存存儲器(3D NAND)技術得到了迅速發展。

3D NAND存儲器，包括襯底及形成與襯底表面的存儲器堆疊結構，所述存儲堆疊結構內形成有貫穿至襯底表面的溝道柱結構，形成豎直排列的存儲串，存儲串底部為底部選擇晶體管(BSG)，存儲堆疊結構內還形成有貫穿至襯底的共源極接觸部，所述共源極接觸部底部襯底內形成有共源極摻雜區，底部選擇晶體管(BSG)通過所述共源極摻雜區連接至后端互連電路。

共源極接觸部(ACS)通常使用全鎢填充、或者多晶硅和鎢填充。但是，目前存在如下問題：全鎢填充的應力太高，會導致后續制程受到很大影響；而多晶硅和鎢填充雖然能夠降低應力，但是由于多晶硅電阻較大，會使得共源極接觸部(ACS)的電阻偏高，影響存儲器性能。

發明內容

本發明所要解決的技術問題是，提供一種存儲器及其形成方法，可以降低共源極接觸部的應力。

本發明提供一種存儲器的形成方法，其包括：提供一襯底、形成于所述襯底之上的存儲堆疊結構、貫穿所述存儲堆疊結構的溝道柱結構和隔離墻，所述隔離墻底部的襯底內形成有共源極；對所述襯底背面進行減薄；在所述減薄后的襯底背面形成導電層，連接所述共源極，所述導電層作為共源極接觸部。

可選地，在所述減薄后的襯底背面形成導電層，連接所述共源極，所述導電層作為共源極接觸部的步驟進一步包括如下步驟：在所述減薄后的襯底背面形成介質層；刻蝕所述介質層，形成開口，所述開口暴露出所述襯底內的共源極；在所述開口內填充所述導電層，連接所述共源極，所述導電層作為共源極接觸部。

可選地，對所述襯底背面進行減薄的步驟中，暴露出形成在所述襯底內的介質層；刻蝕所述介質層，形成開口，所述開口暴露出所述襯底內的共源極；在所述開口內填充導電層，連接所述共源極，所述導電層作為共源極接觸部。

可選地，所述襯底包括體硅層、介質層、薄硅層組層，所述介質層形成在體硅層和薄硅層之間。

可選地，所述暴露出形成在所述襯底內的介質層的方法包括：去除所述襯底中的體硅層結構，直至暴露出所述介質層。

可選地，所述隔離墻底部的襯底內形成有共源極摻雜區。

可選地，所述存儲堆疊結構包括交替堆疊的絕緣層和控制柵層。

可選地，提供一存儲基底，所述存儲基底包括所述襯底、形成于所述襯底之上的存儲堆疊結構、貫穿所述存儲堆疊結構的溝道柱結構和隔離墻，所述隔離墻底部的襯底內形成有共源極。

可選地，所述存儲基底的形成方法包括：提供所述襯底，在所述襯底之上形成初始堆疊結構，所述初始堆疊結構包括交替堆疊的絕緣層和犧牲層；形成貫穿所述初始堆疊結構的溝道柱結構；形成貫穿所述初始堆疊結構的柵線隔槽；對所述柵線隔槽底部的襯底進行摻雜，形成共源極；沿所述柵線隔槽去除所述犧牲層；在相鄰的絕緣層之間形成控制柵層；填充所述柵線隔槽，形成隔離墻。

可選地，還包括：提供電路基底，在對所述襯底背面進行減薄之前，將所述存儲基底正面與所述電路基底正面鍵合連接。