[發(fā)明專利]半導體結構的形成方法

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• 申請日: 2021-08-31
• 公開（公告）號: CN115732411A
• 公開（公告）日: 2023-03-03
• 發(fā)明（設計）人: 陳卓凡
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

一種半導體結構的形成方法，包括：提供基底，基底包括阻擋區(qū)和圖形區(qū)，基底包括用于形成目標圖形的目標層，圖形區(qū)的目標層上形成有核心層，核心層中形成有貫穿核心層的溝槽；在溝槽的側壁形成側墻層；形成側墻層之后，在阻擋區(qū)的溝槽中形成阻擋層，阻擋層覆蓋側墻層的相對側壁，阻擋層在溝槽的延伸方向上分割相對應的溝槽；形成阻擋層后，去除圖形區(qū)的核心層，露出目標層的待刻蝕區(qū)域；去除核心層之后，以側墻層和阻擋層為掩膜刻蝕目標層，在目標層中形成目標圖形。降低了阻擋層在多次刻蝕工藝中被去除的概率，相應的，提高了在目標層中形成目標圖形的圖形精度，從而提高了半導體結構的性能。

技術領域

本發(fā)明實施例涉及半導體制造領域，尤其涉及一種半導體結構的形成方法。

背景技術

隨著半導體集成電路(integrated circuit，IC)產業(yè)的快速成長，半導體技術在摩爾定律的驅動下持續(xù)地朝更小的工藝節(jié)點邁進，使得集成電路朝著體積更小、電路精密度更高、電路復雜度更高的方向發(fā)展。

在集成電路發(fā)展過程中，通常功能密度(即每一芯片的內連線結構的數量)逐漸增加的同時，幾何尺寸(即利用工藝步驟可以產生的最小元件尺寸)逐漸減小，這相應增加了集成電路制造的難度和復雜度。

發(fā)明內容

本發(fā)明實施例解決的問題是提供一種半導體結構的形成方法，有利于進一步提高半導體結構的性能。

為解決上述問題，本發(fā)明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括阻擋區(qū)和圖形區(qū)，所述基底包括用于形成目標圖形的目標層，所述圖形區(qū)的目標層上形成有核心層，所述核心層中形成有貫穿所述核心層的溝槽；在所述溝槽的側壁形成側墻層；形成所述側墻層之后，在所述阻擋區(qū)的所述溝槽中形成阻擋層，所述阻擋層覆蓋所述側墻層的相對側壁，所述阻擋層在所述溝槽的延伸方向上分割相對應的所述溝槽；形成所述阻擋層后，去除所述圖形區(qū)的所述核心層，露出所述目標層的待刻蝕區(qū)域；去除所述核心層之后，以所述側墻層和阻擋層為掩膜刻蝕所述目標層，在所述目標層中形成目標圖形。

與現有技術相比，本發(fā)明實施例的技術方案具有以下優(yōu)點：

本發(fā)明實施例提供一種半導體結構的形成方法，在所述阻擋區(qū)的所述溝槽中形成阻擋層，所述阻擋層覆蓋所述側墻層的相對側壁，所述阻擋層在所述溝槽的延伸方向上分割相對應的所述溝槽，在后續(xù)去除圖形區(qū)的核心層、以及以側墻層和阻擋層作為刻蝕掩膜，在目標層形成目標圖形的過程中，由于所述阻擋層沿所述基底表面法線方向的尺寸較大，刻蝕工藝對所述阻擋層的影響較小，降低了所述阻擋層在多次刻蝕工藝中被去除的概率，相應的，提高了在目標層中形成目標圖形的圖形精度，從而提高了半導體結構的性能。

附圖說明

圖1至圖4是一種半導體結構的形成方法中各步驟對應的結構示意圖；

圖5至圖14是本發(fā)明半導體結構的形成方法一實施例中各步驟對應的結構示意圖。

具體實施方式

目前半導體結構的性能有待提高。現結合一種半導體結構的形成方法，分析半導體結構的性能有待提高的原因。

圖1至圖4是一種半導體結構的形成方法中各步驟對應的結構示意圖。

參考圖1至圖2，圖1是俯視圖，圖2是圖1沿ab方向的剖視圖，提供基底，所述基底包括阻擋區(qū)10A和圖形區(qū)10B，所述基底包括用于形成目標圖形的目標層10，所述目標層10的頂部形成有介電層11，所述圖形區(qū)10B的介電層11上形成有核心層12，所述核心層12的側壁形成有側墻層16。

參考圖3，在所述阻擋區(qū)10A中，去除所述核心層12和側墻層16露出的所述介電層11，形成貫穿所述介電層11的溝槽13。

參考圖4，在所述溝槽13中形成阻擋層17，所述阻擋層17露出所述側墻層16的側壁。