[發明專利]半導體器件及其制作方法

有效

• 申請號: 202110984595.9
• 申請日: 2021-08-25
• 公開（公告）號: CN113707641B
• 公開（公告）日: 2023-10-24
• 發明（設計）人: 張永會
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L21/768
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 宋興;劉芳

本申請提供一種半導體器件及其制作方法，涉及半導體技術領域，解決半導體器件的電學性能差的技術問題，該半導體器件包括襯底和位于襯底上的介質層；介質層中設有刻蝕停止層和位于刻蝕停止層上的第一金屬層，第一金屬層至少包裹刻蝕停止層的側壁；襯底背離介質層的一側設有通孔，通孔中填充有導電體，導電體貫穿通孔的底部與第一金屬層電導通。本申請提供的半導體器件的電學性能好。

技術領域

本申請涉及半導體技術領域，尤其涉及一種半導體器件及其制作方法。

背景技術

隨著集成電路設計和制造水平的不斷發展，在封裝技術領域，普通的2D-IC封裝結構會帶來線路過長的問題，致使電路的運算速度降低且功耗增加，3D-IC封裝結構應運而生。3D-IC封裝結構可以有效的減小線路長度，提高運算速度，降低功耗，能夠實現更低成本、更快速及更高密度的芯片集成。

3D-IC封裝結構中，晶圓堆疊結合之后，需要在鍵合晶圓中形成通孔，并在通孔中填充導電體以實現不同晶圓之間的互連，通孔穿透襯底(例如硅)和介質層作為多片晶圓連接的通道，通孔由穿透襯底的硅通孔(Trough-Silicon Via，簡稱TSV)和穿透介質層的介質通孔(Trough Dielectric Via，簡稱TDV)縱向連接而成，TSV技術是通過在芯片與芯片之間，晶圓與晶圓之間制造垂直導通，實現芯片之間互連的新技術，其能在三維方向使得堆疊密度更大。

然而，相關技術中，通孔的深度及開孔較大，通孔在制作時，易出現刻蝕不夠或者過刻蝕現象的發生，半導體器件的電學性能差。

發明內容

鑒于上述問題，本申請實施例提供一種半導體器件及其制作方法，該半導體器件的電學性能好。

為了實現上述目的，本申請實施例提供如下技術方案：

本申請實施例提供一種半導體器件，其包括：襯底和位于襯底上的介質層；所述介質層中設有刻蝕停止層和位于所述刻蝕停止層上的第一金屬層，所述第一金屬層至少包裹所述刻蝕停止層的側壁；所述襯底背離所述介質層的一側設有通孔，所述通孔中填充有導電體，所述導電體貫穿所述通孔的底部與所述第一金屬層電導通。

如上所述的半導體器件，所述第一金屬層具有包裹所述刻蝕停止層的周向側壁的第一延伸部。

如上所述的半導體器件，所述第一金屬層還包括第二延伸部，所述第二延伸部位于所述刻蝕停止層的背離所述通孔的一側，所述第一延伸部連接于所述第二延伸部的側方邊緣。

如上所述的半導體器件，所述第二延伸部覆蓋所述刻蝕停止層。

如上所述的半導體器件，所述通孔包括開孔和阻擋層，所述阻擋層至少覆蓋所述開孔的周向側壁，且所述阻擋層設置在所述導電體和所述開孔的周向側壁之間。

如上所述的半導體器件，所述介質層中沿豎直方向還嵌設有至少一層第二金屬層，所述第二金屬層與所述第一金屬層之間電導通。

與相關技術相比，本申請實施例提供的半導體器件至少具有如下優點：

本申請實施例提供的半導體器件中，通過在介質層中設置第一金屬層和刻蝕停止層，其中，刻蝕停止層設置在第一金屬層靠近襯底的一側，這樣，在襯底背離介質層的一側制作通孔的過程中，通過刻蝕停止層的位置來控制通孔的深度，能夠避免刻蝕不夠或者過刻蝕的現象，提高了通孔深度的精確度，從而提高了半導體器件的電學性能；另外，通過使第一金屬層至少包裹刻蝕停止層的側壁，能夠降低刻蝕停止層在制作過程中存在的應力，從而改善應力對半導體器件的影響。

第二方面，本申請實施例提供一種半導體器件的制作方法，其包括：提供前端器件，所述前端器件包括襯底和位于所述襯底上的介質層，所述介質層中嵌設有刻蝕停止層和位于所述刻蝕停止層上的第一金屬層，所述第一金屬層至少包裹所述刻蝕停止層的側壁；在所述襯底背離所述介質層的一側形成通孔；在所述通孔中形成導電體，所述導電體貫穿所述通孔的底部并與所述第一金屬層電導通。