[發明專利]時鐘控制電路、時鐘電路和電子設備

在審

• 申請號: 202110972109.1
• 申請日: 2021-08-24
• 公開（公告）號: CN113726335A
• 公開（公告）日: 2021-11-30
• 發明（設計）人: 石歡;楊運福;劉昂立;寇博華;江鵬;王彤;李一帆;蒲宇;周明忠
• 申請（專利權）人: 平頭哥（上海）半導體技術有限公司
• 主分類號: H03L7/18
• 分類號: H03L7/18;G06F1/06
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 劉靜

提供一種時鐘控制電路、時鐘電路和電子設備。該時鐘控制電路包括：倍頻電路，用于接收其時鐘周期為設定時鐘周期的第一時鐘信號，并輸出其時鐘周期為設定時鐘周期的0.5倍的第二時鐘信號；正交分頻器，用于接收所述第二時鐘信號，并輸出第一路正交時鐘信號至第四路正交時鐘信號，其中，所述第一路正交時鐘信號至第四路正交時鐘信號的時鐘周期為設定時鐘周期；相位處理電路，用于接收所述第一路正交時鐘信號至第四路正交時鐘信號，并輸出其時鐘周期為設定時鐘周期的1.25倍的第三時鐘信號。和現有技術相比，該時鐘控制電路通過對信號的分頻、鎖存、門控等邏輯操作產生時鐘周期為輸入信號的1.25倍的時鐘信號，從而避免使用DLL和PLL產生的技術問題。

技術領域

本公開涉及集成電路技術領域，具體而言，涉及一種時鐘控制電路、時鐘電路和電子設備。

背景技術

目前大部分的高性能/低功耗的處理器都需要集成自適應時鐘電路，以便根據電源電壓(VDD)變化的情況，靈活，快速的改變時鐘頻率。例如，自適應時鐘電路在檢測到電源電壓降低到某閾值以后，會自動把處理器的時鐘進行分頻，以保證處理器內部的時序正常。

但是當電源電壓返回到正常電壓時，處理器的時鐘頻率不能直接從分頻狀態之間切換到全頻狀態，否則會引起負載功耗突然增加，從而導致供電電壓再度被拉低。

為此，現有技術提出在處理器從分頻狀態切換到全頻狀態時，插入中間頻率狀態。這種技術思路目前主要存在兩種實施方案。

第一種方案：基于閉環的DLL(Delay locked loop，延時鎖定回路)結構，生成精確的多相位時鐘，在進行相位選擇，生成拉伸時鐘信號。但該方案需要搭建閉環的DLL電路，結構復雜，功耗高，面積大。

第二種方案：直接改變PLL(Phase Lock Loop，鎖相環)的控制信號(比如分頻比)，從而改變PLL的輸出時鐘頻率。但該方案由于PLL需要較長時間來穩定時鐘頻率，因此無法滿足快速響應VDD下降的需求。

發明內容

有鑒于此，本公開的目的是提供一種時鐘控制電路、時鐘電路和電子設備，以解決現有技術存在的問題。

第一方面，本公開實施例提供一種時鐘控制電路，包括：

倍頻電路，用于接收其時鐘周期為設定時鐘周期的第一時鐘信號，并輸出其時鐘周期為設定時鐘周期的0.5倍的第二時鐘信號；

正交分頻器，用于接收所述第二時鐘信號，并輸出第一路正交時鐘信號至第四路正交時鐘信號，其中，所述第一路正交時鐘信號至第四路正交時鐘信號的時鐘周期為設定時鐘周期；

相位處理電路，用于接收所述第一路正交時鐘信號至第四路正交時鐘信號，并輸出其時鐘周期為設定時鐘周期的1.25倍的第三時鐘信號。

可選地，所述倍頻電路包括：

延遲單元，用于將所述第一時鐘信號延遲設定時長，以得到延遲后的第四時鐘信號；

校準單元，用于向所述延遲單元提供所述設定時長，所述設定時長為設定時鐘周期的0.25倍；

異或門，用于將所述第一時鐘信號和所述第四時鐘信號進行異或操作，并輸出所述第二時鐘信號。

可選地，所述正交分頻器包括：

第二緩存器，用于緩存所述第二時鐘信號；

第一反相器，用于將所述第二時鐘信號反相，并輸出第五時鐘信號；

第一鎖存器，包括輸入端和輸出端；

第二鎖存器，包括輸入端和輸出端；

第一三態反相器，包括第一使能端、第二使能端、第一輸入端、第二輸入端，第一輸出端和第二輸出端，其第一使能端和第二使能端分別接收所述第二時鐘信號和所述第五時鐘信號，