[發(fā)明專利]時鐘控制電路、時鐘電路和電子設(shè)備在審
| 申請?zhí)枺?/td> | 202110972109.1 | 申請日： | 2021-08-24 |
| 公開（公告）號： | CN113726335A | 公開（公告）日： | 2021-11-30 |
| 發(fā)明（設(shè)計）人： | 石歡;楊運福;劉昂立;寇博華;江鵬;王彤;李一帆;蒲宇;周明忠 | 申請（專利權(quán)）人： | 平頭哥（上海）半導(dǎo)體技術(shù)有限公司 |
| 主分類號： | H03L7/18 | 分類號： | H03L7/18;G06F1/06 |
| 代理公司： | 北京成創(chuàng)同維知識產(chǎn)權(quán)代理有限公司 11449 | 代理人： | 劉靜 |
| 地址： | 200131 上海市浦東新區(qū)中國(上海*** | 國省代碼： | 上海;31 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 時鐘 控制電路 電路 電子設(shè)備 | ||
1.一種時鐘控制電路，包括：
倍頻電路，用于接收其時鐘周期為設(shè)定時鐘周期的第一時鐘信號，并輸出其時鐘周期為設(shè)定時鐘周期的0.5倍的第二時鐘信號；
正交分頻器，用于接收所述第二時鐘信號，并輸出第一路正交時鐘信號至第四路正交時鐘信號，其中，所述第一路正交時鐘信號至第四路正交時鐘信號的時鐘周期為所述設(shè)定時鐘周期；
相位處理電路，用于接收所述第一路正交時鐘信號至第四路正交時鐘信號，并輸出其時鐘周期為設(shè)定時鐘周期的1.25倍的第三時鐘信號。
2.根據(jù)權(quán)利要求1所述的時鐘控制電路，其中，所述倍頻電路包括：
延遲單元，用于將所述第一時鐘信號延遲設(shè)定時長，以得到延遲后的第四時鐘信號；
校準(zhǔn)單元，用于向所述延遲單元提供所述設(shè)定時長，所述設(shè)定時長為設(shè)定時鐘周期的0.25倍；
異或門，用于將所述第一時鐘信號和所述第四時鐘信號進行異或操作，并輸出所述第二時鐘信號。
3.根據(jù)權(quán)利要求1所述的時鐘控制電路，其中，所述正交分頻器包括：
第二緩存器，用于緩存所述第二時鐘信號；
第一反相器，用于將所述第二時鐘信號反相，并輸出第五時鐘信號；
第一鎖存器，包括輸入端和輸出端；
第二鎖存器，包括輸入端和輸出端；
第一三態(tài)反相器，包括第一使能端、第二使能端、第一輸入端、第二輸入端，第一輸出端和第二輸出端，所述第一三態(tài)反相器的第一使能端和第二使能端分別接收所述第二時鐘信號和所述第五時鐘信號，
第二三態(tài)反相器，包括第一使能端、第二使能端、第一輸入端、第二輸入端，第一輸出端和第二輸出端，所述第二三態(tài)反相器的第一使能端和第二使能端分別接收所述第五時鐘信號和所述第二時鐘信號，
其中，所述第一三態(tài)反相器的第一輸入端與所述第一鎖存器的輸出端耦接，兩者之間的中間節(jié)點耦接到所述第二三態(tài)反相器的第一輸出端，
所述第一三態(tài)反相器的第一輸出端與所述第二鎖存器的輸出端耦接，兩者之間的中間節(jié)點耦接到所述第二三態(tài)反相器的第二輸入端，
所述第二三態(tài)反相器的第一輸入端與所述第二鎖存器的輸入端耦接，兩者之間的中間節(jié)點耦接到所述第一三態(tài)反相器的第二輸出端，
所述第二三態(tài)反相器的第二輸出端與所述第一鎖存器的輸入端耦接，兩者之間的中間節(jié)點耦接到所述第一三態(tài)反相器的第二輸入端。
4.根據(jù)權(quán)利要求3所述的時鐘控制電路，其中，所述第一鎖存器和所述第二鎖存器的電路結(jié)構(gòu)相同，均由首尾相連的兩路反相器構(gòu)成。
5.根據(jù)權(quán)利要求1所述的時鐘控制電路，其中，所述相位處理電路包括：
時鐘五分頻電路，用于接收所述第一路正交時鐘信號，并輸出其時鐘周期為所述設(shè)定時鐘周期的五倍的第一至第四選擇信號；
第一至第四觸發(fā)電路，用于分別接收所述第一至第四選擇信號，以及分別接收所述第一路正交時鐘信號至第四路正交時鐘信號，并分別輸出第一至第四同步信號，其中，所述第一至第四同步信號的時鐘周期為所述設(shè)定時鐘周期的五倍，所述第一至第四同步信號分別覆蓋所述第一路正交時鐘信號至第四路正交時鐘信號的上升沿；
第一至第四門控電路，用于分別接收所述第一至第四同步信號以及分別接收所述第一路正交時鐘信號至第四路正交時鐘信號，并分別輸出第一至第四門控輸出信號，其中，所述第一至第四門控輸出信號的時鐘周期為所述設(shè)定時鐘周期的五倍，所述第一至第四門控輸出信號中，相鄰信號的相位差為所述設(shè)定時鐘周期的1.25倍；
異或電路，用于接收所述第一至第四門控輸出信號，經(jīng)過異或操作，輸出所述第三時鐘信號。
6.根據(jù)權(quán)利要求5所述的時鐘控制電路，其中，所述第一至第四同步信號分別覆蓋所述第一路正交時鐘信號至第四路正交時鐘信號的上升沿包括：
所述第一至第四同步信號的上升沿與所述第一路正交時鐘信號至第四路正交時鐘信號的上升沿對齊。
7.根據(jù)權(quán)利要求5所述的時鐘控制電路，其中，所述第一至第四觸發(fā)電路由D觸發(fā)器構(gòu)成。
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