[發明專利]半導體裝置及其形成方法

在審

• 申請號: 202110971798.4
• 申請日: 2021-08-24
• 公開（公告）號: CN114093925A
• 公開（公告）日: 2022-02-25
• 發明（設計）人: B·W·文;J·M·具
• 申請（專利權）人: 新加坡商格羅方德半導體私人有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/40;H01L29/417;H01L29/78;H01L21/336
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明揭示了一種半導體裝置及其形成方法，該半導體裝置可包括具有源極區域和漏極區域的基板，以及設置在該基板上方且位于該源極區域和該漏極區域之間的柵極。第一層間介電(ILD)層可以至少部分地設置在該基板和該柵極上方。導電場板可設置在該第一層間介電層上方。至少一個漏極觸點可延伸穿過該漏極區域上方的該第一層間介電層并可耦合到該導電場板。漏極捕獲結構可設置在該第一層間介電層中且鄰近該漏極區域，該漏極捕獲結構具有包含氣隙的溝槽，其中，該漏極捕獲結構與該柵極的側壁橫向隔開。

技術領域

本發明通常涉及半導體裝置，尤指金屬氧化物半導體場效應晶體管裝置及其形成方法。

背景技術

金屬氧化物半導體場效應晶體管(MOSFET)裝置已廣泛應用于各種應用，如智能手機等電信裝置的功率放大器和射頻(RF)開關。理想的MOS裝置為擊穿電壓盡可能高并且開關速度快，同時保持導通電阻盡可能低。然而，用于實現這些參數的處理技術通常相互矛盾，因此呈現出關鍵的權衡情況，因為這與MOS裝置的最終性能有關。例如，可以通過降低漂移阱(drift well)中的摻雜水平來增加裝置的擊穿電壓，但是漂移阱中摻雜水平的這種降低會增加裝置的導通電阻。因此，裝置設計的關鍵是在不增加導通電阻的情況下提高擊穿電壓，或者在不降低裝置的擊穿電壓的情況下降低導通電阻。

希望提供一種具有高擊穿電壓、高切換速度和低導通電阻的MOSFET裝置及其形成方法。

發明內容

實施例通常涉及半導體裝置及其形成方法。根據各種實施例，半導體裝置可包括具有源極區域和漏極區域的基板，以及設置在該基板上方且位于該源極區域和該漏極區域之間的柵極。第一層間介電(interlevel dielectric；ILD)層可至少部分地設置在該基板和該柵極上方。導電場板(conductive field plate)可設置在第一ILD層上。至少一個漏極觸點(drain contact)可延伸穿過該漏極區域上方的該第一ILD層并可耦合該導電場板。漏極捕獲(drain captive)結構可設置在該第一ILD層中且鄰近該漏極區域，該漏極捕獲結構具有包含氣隙(air gap)的溝槽，其中，該漏極捕獲結構與該柵極的側壁橫向隔開。

根據各種實施例，提供了一種形成半導體裝置的方法。該方法可包括提供具有源極區域和漏極區域的基板，設置在該基板上方并位于該源極區域和該漏極區域之間的柵極，以及至少部分地設置在該基板和該柵極上方的第一層間介電(ILD)層。延伸穿過該第一ILD層的至少一個漏極觸點可形成在該漏極區域上方。該方法還可包括在該第一ILD層上形成導電場板，以及在該第一ILD層中形成與該漏極區域相鄰的漏極捕獲結構，該漏極捕獲結構具有包括氣隙的溝槽。該漏極捕獲結構可與該柵極的側壁橫向隔開。

通過參考以下描述和附圖，本文公開的實施例的這些和其它優點和特征將變得顯而易見。此外，應當理解，本文描述的各種實施例的特征不是相互排斥的，并且可以以各種組合和排列形式存在。

附圖說明

在附圖中，類似的參考字符通常指的是貫穿不同視圖的相同部分。此外，附圖不必按比例繪制，而是通常將重點放在說明本發明的原理上。在下面的描述中，參照以下內容描述本發明的各種實施例：

圖1A為裝置的一實施例的橫截面圖；

圖1B為該裝置的一實施例的俯視圖；

圖1C為該裝置的另一實施例的橫截面圖；

圖1D示出了在漏極捕獲結構中具有氣隙的該裝置的示例性SEM圖像；以及

圖2A至圖2D示出了用于形成裝置的步驟的一實施例的橫截面圖。

符號說明

100 半導體裝置

105 基板

107 裝置阱

113 漏極區域