[發明專利]一種基于IBIS模型評估DAC抗擾性能的測試方法

有效

• 申請號: 202110939571.1
• 申請日: 2021-08-16
• 公開（公告）號: CN113794474B
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 劉紅俠;郭丹
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 劉長春

本發明提供的一種基于IBIS模型評估DAC抗擾性能的測試方法，通過獲取數模轉換DAC芯片IBIS電路模型；基于DAC芯片IBIS電路模型，建立在兩種工作模式下測試DAC芯片的測試電路；當在兩種工作模式下的測試電路分別測試DAC芯片時，獲得加EFT信號干擾的測試結果和不加EFT信號干擾的測試結果；將加EFT信號干擾的測試結果與不加EFT信號干擾的測試結果進行對比，獲得DAC芯片的抗干擾性能。因此本發明可以有效地對型號為AD5761R/AD5721R的DAC芯片抗EFT能力進行測試，有利于快速找到滿足防護需求的芯片，進而減少設計成本和開發周期。

技術領域

本發明屬于微電子技術領域，具體涉及一種基于IBIS模型評估DAC抗擾性能的測試方法。

背景技術

在電力芯片可靠性領域，隨著集成電路工作頻率和集成度提高、絕緣介質層與屏蔽介質層變薄、連線之間距離縮短以及擊穿電壓和工作電壓變低，電力芯片自身的電磁抗干擾能力會不斷降低。由靜電放電(ESD)和電快速瞬變脈沖群(EFT)等瞬態干擾造成的集成電路內部晶體管損傷或失效約占集成電路總失效比例的20％-50％，嚴重影響電力芯片安全穩定運行。伴隨著下一代工藝技術的使用，特征尺寸進一步縮小，電流密度將更大，電壓的容忍度也將越低，這些因素都使得集成電路的穩定性問題變得更加嚴重，因此對防護電路的有效性和穩定性的要求也就越來越高。

為了獲得具有抗靜電放電(ESD)和電快速瞬變脈沖群(EFT)等瞬態干擾的高可靠性器件，人們對器件在正常工作區域的性能進行了研究，可以利用非常成熟的仿真工具來進行計算機輔助設計，對于不同的幾何形狀尺寸、不同的工藝的器件，均已經建立了非常精確的電路模型，可以使用這些模型對核心功能電路進行設計和仿真。

例如，廈門優迅高速芯片有限公司在申請的專利文獻“一種高速DAC測試系統和方法”(公開號CN201710182502.4，申請日為2017-03-24)中提出了一種高速DAC的測試方法，通過仿真模塊產生DP-QPSK數據流，將其輸入碼型發生器和任意波形發生器以輸出低速數字信號和時鐘信號，將低速數字信號轉換為高速數字信號，及根據時鐘信號將高速數字信號轉換為高速模擬信號；再將高速模擬信號發送至仿真模塊，進行DP-QPSK編碼調制得到DP-QPSK調制光信號，經光接收機進行信號解碼和恢復，將恢復的信號與DP-QPSK數據流進行比對，計算信號的誤碼率和誤差向量幅度EVM，實現測試和評估高速DAC的性能。

然而，由于該方法在測試過程中無法有針對性的區分干擾與抗干擾下的DAC的電快速瞬變脈沖群能力，導致測試和評估高速DAC的結果對于快速找到滿足防護需求的芯片，減少設計成本和開發周期不利。同時，由于缺乏商用的EFT電路級模型，大部分防護電路和器件的設計過程主要依賴于經驗和實驗測試研究。對于大多數公司來說，防護電路的設計過程是一個嘗試與失敗的過程：首先設計一系列的候選電路和器件結構，然后使用新工藝制造、測試，之后對其防護性能進行評估。對不同的尺寸以及不同工藝變化進行組合和嘗試，最終找到一種滿足防護需求的電路，這無疑會影響設計成本和開發周期。

更不理想的一個方面是，現有的防護電路不能夠直接移植到下一代工藝中去，而需要經過重新制造和重新測試。而且，由于焊盤隨著工藝尺寸而縮小，防護電路的尺寸也不得不隨之進一步縮小，從而導致性能的進一步降低，因而更多的金錢和時間將會被用于I/O口的重新開發設計。

發明內容

為了解決現有技術中存在的上述問題，本發明提供了一種基于IBIS模型評估DAC抗擾性能的測試方法。本發明要解決的技術問題通過以下技術方案實現：

本發明提供的一種基于IBIS模型評估DAC抗擾性能的測試方法包括：

獲取數模轉換DAC芯片IBIS電路模型；

基于DAC芯片IBIS電路模型，建立在兩種工作模式下測試所述DAC芯片的測試電路；

其中，所述兩種工作模式下的測試電路為內部基準電壓源工作模式的測試電路以及外部電壓源工作模式的測試電路；