[發明專利]一種基于IBIS模型評估DAC抗擾性能的測試方法

有效

• 申請號: 202110939571.1
• 申請日: 2021-08-16
• 公開（公告）號: CN113794474B
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 劉紅俠;郭丹
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 劉長春

1.一種基于IBIS模型評估DAC抗擾性能的測試方法，其特征在于，包括：

獲取數模轉換DAC芯片IBIS電路模型；

基于DAC芯片IBIS電路模型，建立在兩種工作模式下測試所述DAC芯片的測試電路；

其中，所述兩種工作模式下的測試電路為內部基準電壓源工作模式的測試電路以及外部電壓源工作模式的測試電路；

當兩種工作模式下的測試電路分別測試DAC芯片時，獲得加EFT信號干擾的測試結果和不加EFT信號干擾的測試結果；

將所述加EFT信號干擾的測試結果與所述不加EFT信號干擾的測試結果進行對比，獲得DAC芯片的抗干擾性能。

2.根據權利要求1所述的測試方法，其特征在于，所述內部基準電壓源工作模式的測試電路包括：DAC芯片IBIS電路模型、電阻R2、電阻R3、第一電容(C1)，所述DAC芯片IBIS電路模型的第一引腳為低電平有效報警接口，所述第一引腳(1)連接R3的一端，R3的另一端接入電源地，所述DAC芯片IBIS電路模型的第四引腳(4)為內部基準電壓輸出和外部電壓輸入接口，第四引腳(4)接入第一電容(C1)，以保證在內部基準電壓源工作模式下電路中的噪聲最小，所述DAC芯片IBIS電路模型的第七引腳(7)為模擬輸出電壓接口，所述第七引腳(7)接入R2的一端，R2的另一端接入電源地，所述DAC芯片IBIS電路模型的第十引腳(10)為串行數據輸出接口，第十引腳(10)連接顯示儀器，用于顯示抗干擾性能曲線，所述DAC芯片IBIS電路模型的第十二引腳(12)為串行數據輸入接口，第十二引腳(12)連接幅值為3v、周期為60ns、占空比為50％的電壓數字信號脈沖發生器，所述DAC芯片IBIS電路模型的第十三引腳(13)為低電平有效同步輸入接口，第十三引腳(13)外接幅值為2v、周期為50ns、占空比為50％的電壓數字信號脈沖發生器，所述DAC芯片IBIS電路模型的第十四引腳(14)為串行時鐘輸入接口，第十四引腳(14)外接幅值為1v、周期為40ns、占空比為50％的時鐘信號脈沖發生器。

3.根據權利要求1所述的測試方法，其特征在于，所述內部基準電壓源工作模式的測試電路包括：DAC芯片IBIS電路模型、電阻R2、電阻R3、第一電容(C1)，所述DAC芯片IBIS電路模型的第一引腳為低電平有效報警接口，所述第一引腳(1)連接R3的一端，R3的另一端接入電源地，所述DAC芯片IBIS電路模型的第四引腳(4)為內部基準電壓輸出和外部電壓輸入接口，第四引腳(4)接入第一電容(C1)，以保證在內部基準電壓源工作模式下電路中的噪聲最小，所述DAC芯片IBIS電路模型的第七引腳(7)為模擬輸出電壓接口，所述第七引腳(7)接入R2的一端，R2的另一端接入電源地，所述DAC芯片IBIS電路模型的第十引腳(10)為串行數據輸出接口，第十引腳(10)連接顯示儀器，用于顯示抗干擾性能曲線，所述DAC芯片IBIS電路模型的第十二引腳(12)為串行數據輸入接口，第十二引腳(12)外接相互串聯的幅值為3v、周期為60ns、占空比為50％的電壓數字信號脈沖發生器和電快速瞬變脈沖群(EFT)發生器，所述DAC芯片IBIS電路模型的第十三引腳(13)為低電平有效同步輸入接口，第十三引腳(13)外接相互串聯的幅值為2v、周期為50ns、占空比為50％的電壓數字信號脈沖發生器和電快速瞬變脈沖群(EFT)發生器，所述DAC芯片IBIS電路模型的第十四引腳(14)為串行時鐘輸入接口，第十四引腳(14)外接相互串聯的幅值為1v、周期為40ns、占空比為50％的時鐘信號脈沖發生器和電快速瞬變脈沖群(EFT)發生器，并設置電快速瞬變脈沖群(EFT)發生器的幅值的變化范圍為1kv-4kv，初值為1kv，終值為4kv，步長為1kv。