[發明專利]半導體裝置

在審

• 申請號: 202110931097.8
• 申請日: 2021-08-13
• 公開（公告）號: CN113809078A
• 公開（公告）日: 2021-12-17
• 發明（設計）人: 廖忠志
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 韓旭;黃艷

一種半導體裝置，包含基板；井，為第一導電型且包含第一導電型的防擊穿層；源極特征以及漏極特征，在防擊穿層上且為第二導電型；條狀特征，在井上且為第一導電型；多個垂直堆疊的通道層，在防擊穿層上且將源極特征連接至漏極特征；柵極，環繞每個通道層；源極接點以及漏極接點，電性耦接源極與漏極特征；漏極導孔以及漏極導孔，在漏極接點與漏極接點上；條狀接點，電性耦接條狀特征；以及條狀導孔，在條狀接點上。源極導孔與條狀導孔被配置以在半導體裝置的非主動模式時耦接至不同電壓而在半導體裝置的主動模式時耦接至實質上相同的電壓。

技術領域

本發明涉及半導體工藝與其結構，特別涉及柵極全環裝置，例如具有極窄的圓柱狀或者片狀通道本體的垂直堆疊柵極全環水平納米線或者納米片金屬氧化物半導體場效晶體管(MOSFET)裝置。

背景技術

電子產業面臨對于能夠同時滿足越小且越快的電子裝置的需求逐漸增加，而這類的電子裝置同時又需要支援大量且越來越復雜和尖端的功能。為了實現這些需求，在半導體產業里的持續性的趨勢是制造低成本、高效能、以及低電力的集成電路(ICs)。目前為止這些目標大部分皆由縮小半導體IC的尺寸(例如最小特征尺寸)來實現，而因此改善工藝效率和降低相關的成本。然而，這類的尺寸縮小亦提升了IC工藝的復雜度。因此，實現半導體IC以及裝置的持續進展需要的是與半導體工藝和技術的類似的進步。

最近，為了改善柵極控制，多柵極裝置已被引入以改善柵極控制。多柵極裝置被觀察到可增加柵極-通道耦接、減少關閉(OFF)狀態電流，及/或減少短通道效應(SCEs)。多柵極裝置的其中一種為柵極全環(gate-all-around；GAA)晶體管，指的是垂直堆疊的水平方向多通道晶體管，如納米線晶體管以及納米片晶體管。柵極全環裝置允許更巨幅地縮小IC科技的尺寸，維持柵極控制以及減少短通道效應，同時與傳統IC制成無縫地結合。然而，柵極全環裝置中仍有一些挑戰。其中一個挑戰為如何控制不完全由一柵極所環繞的半導體層中的漏電流，如在最底層的納米片或者納米線之下的半導體層。相應地，雖然既存的柵極全環裝置以及其制造方法大致上足夠使用在所需的用途上，但并不在所有的面向上都能完全滿足。

發明內容

在一個范例樣態中，本公開的實施例提供一種半導體裝置，包含基板；井，位于基板上且為第一導電型，井包含位于井的上層部分且為第一導電型的防擊穿層；源極特征以及漏極特征，位于防擊穿層上，且為相反于第一導電型的第二導電型；條狀外延特征，設置于井上，且為第一導電型；多個通道層，懸置于防擊穿層上且將源極特征連接至漏極特征，其中通道層相互垂直堆疊；高介電系數金屬柵極，環繞通道層，其中高介電系數金屬柵極的第一部分設置于通道層的最底層以及防擊穿層之間；源極接點，設置于源極特征上以及電性耦接至源極特征；源極導孔，位于源極接點上；漏極接點，設置于漏極特征上以及電性耦接至漏極特征；漏極導孔，位于漏極接點上；條狀接點，設置于條狀外延特征上以及電性耦接至條狀外延特征；以及條狀導孔，位于條狀接點上，其中源極導孔以及條狀導孔被配置以在半導體裝置的非主動模式時耦接至不同的電壓，并且在半導體裝置的主動模式時耦接至實質上相同的電壓。

在另一個范例樣態中，本公開的實施例提供一種半導體裝置，包含基板；第一導電型的井，位于基板上，井包含在井的上層部分上的防擊穿層，且防擊穿層為第一導電型，其中防擊穿層包含第一摻雜物；源極特征以及漏極特征，位于防擊穿層之上，且為相反于第一導電型的第二導電型；多個通道層，懸置于防擊穿層之上，且將源極特征連接至漏極特征，其中通道層相互垂直堆疊，其中通道層實質上沒有第一摻雜物；高介電系數金屬柵極，環繞于通道層，其中高介電系數金屬柵極的第一部分設置于通道層的最底層以及防擊穿層之間，其中源極特征的底面在高介電系數金屬柵極的第一部分以及防擊穿層之間的界面之下大約5納米至大約25納米；多個內部介電間隔物，分別設置于高介電系數金屬柵極以及源極特征以及漏極特征之間；以及多個頂部介電間隔物，分別設置于高介電系數金屬柵極的多個側壁上以及通道層的最頂層之上。