[發明專利]半導體封裝裝置及其制造方法

在審

• 申請號: 202110923615.1
• 申請日: 2021-08-12
• 公開（公告）號: CN113725173A
• 公開（公告）日: 2021-11-30
• 發明（設計）人: 呂文隆
• 申請（專利權）人: 日月光半導體制造股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L25/065;H01L23/498;H01L21/56
• 代理公司: 北京植德律師事務所 11780
• 代理人: 唐華東

本公開提供了半導體封裝裝置及其制造方法，通過將芯片從下到上依次堆疊于襯底上，芯片的主動面設置有導電墊，芯片的非主動面依次設置有介電層和線路層，且其中相鄰兩芯片中一個芯片的主動面設置的導電墊電性連接另一芯片的非主動面設置的線路層，該半導體封裝裝置中沒有采用硅通孔，進而制造成本低、良率高，且不需較厚的襯底，可減薄產品厚度。

技術領域

本公開涉及半導體封裝技術領域，具體涉及半導體封裝裝置及其制造方法。

背景技術

目前的堆疊型封裝產品(例如，存儲器封裝產品)主要采用如圖1A和圖1B所示的兩種方式：

如圖1A所示，將至少兩個芯片11通過粘合層13和焊料14堆疊封裝在襯底15上，相鄰兩芯片11之間利用硅通孔(TSV，Through Silicon Via)12進行電性連接。然而，由于硅通孔12的制造成本較高導致產品整體的制造成本較高。另外，由于硅通孔12的制造難度較高、良率較低，進而導致產品整體的良率較低。最后，該方式由于制造過程的需要，也需要襯底15的剛性較高，進而導致襯底15的厚度較厚，影響產品整體厚度，不利于實現產品薄型化。

如圖1B所示，將至少兩個芯片11通過粘合層13和打線16以臺階狀方式堆疊封裝在襯底15上，相鄰兩芯片11之間利用打線16(Bonding wire)進行電性連接。然而，芯片11上需要空出空間給打線16使用，故而會產品尺寸較大。另外，由于只能在芯片11的邊緣進行電性連接，故產品整體的I/O(輸入/輸出，Input/Output)數也較少。

發明內容

本公開提出了半導體封裝裝置及其制造方法。

第一方面，本公開提供了一種半導體封裝裝置，包括：

襯底；

至少兩個芯片，從下到上依次堆疊于所述襯底上，所述芯片的主動面設置有導電墊，所述芯片的非主動面依次設置有介電層和線路層，相鄰兩芯片中一個芯片的主動面設置的導電墊電性連接另一芯片的非主動面設置的線路層。

在一些可選的實施方式中，所述芯片為存儲芯片。

在一些可選的實施方式中，相鄰兩芯片中一個芯片的主動面設置的導電墊通過導電凸塊電性連接另一芯片的非主動面設置的線路層。

在一些可選的實施方式中，所述半導體封裝裝置還包括：

底部填充劑，設置于每個所述芯片底部。

在一些可選的實施方式中，所述半導體封裝裝置還包括：

封裝材，所述封裝材包覆所述至少兩個芯片。

在一些可選的實施方式中，所述芯片的主動面朝向所述襯底。

在一些可選的實施方式中，相鄰兩芯片中一個芯片的非主動面設置的線路層電性連接另一芯片的非主動面設置的線路層。

在一些可選的實施方式中，相鄰兩芯片中一個芯片的非主動面設置的線路層通過打線或者導電柱電性連接另一芯片的非主動面設置的線路層。

在一些可選的實施方式中，所述襯底上方的芯片非主動面設置的線路層電連接所述襯底。

在一些可選的實施方式中，所述襯底上方的芯片非主動面設置的線路層通過打線或者導電柱電性連接所述襯底。

在一些可選的實施方式中，所述芯片的非主動面朝向所述襯底。

在一些可選的實施方式中，相鄰兩芯片中一個芯片的主動面設置的導電墊電性連接另一芯片的主動面設置的導電墊。

在一些可選的實施方式中，相鄰兩芯片中一個芯片的主動面設置的導電墊通過打線或者導電柱電性連接另一芯片的主動面設置的導電墊。