[發明專利]一種CPU與FPGA之間的數據傳輸方法及系統

在審

• 申請號: 202110917220.0
• 申請日: 2021-08-11
• 公開（公告）號: CN113609049A
• 公開（公告）日: 2021-11-05
• 發明（設計）人: 謝元睿;史曉巖
• 申請（專利權）人: 聯想長風科技（北京）有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38
• 代理公司: 北京眾達德權知識產權代理有限公司 11570
• 代理人: 吳瑩

本發明公開了一種CPU與FPGA之間的數據傳輸方法及系統，所述方法包括：通過在CPU端增加序號管理池，對所有數據報文添加序號；當第一數據報文到達FPGA之前，通過所述序號管理池對所述第一數據報文對應的序號進行排序和解序；獲得所述第一數據報文從所述FPGA返回的應答序號；通過所述序號管理池對所述應答序號進行檢索，獲得第一檢索結果；進一步確定是否對所述第一數據報文進行重新發送。解決了現有技術中存在CPU與FPGA之間進行大數據傳輸時出現的數據傳輸失敗、傳輸速率下降的技術問題。達到了在數據傳輸失敗時重新發送原始數據；同時保證不丟包的情況下最大限度提高傳輸速率，達到了傳輸速率動態調整的技術效果。

技術領域

本發明涉及人工智能領域，尤其涉及一種CPU與FPGA之間的數據傳輸方法及系統。

背景技術

在CPU與FPGA之間進行大數據傳輸時，常會由于FPGA的反壓/阻塞問題，導致傳輸過程中數據丟失。為解決該問題，傳統可靠傳輸分成為以下幾種：停止-等待式(stop-and-wait)ARQ，后退N幀 (Go-Back-N)ARQ，以及選擇重傳(selective repeat)ARQ。

在停止-等待式ARQ中，數據報文發送完成之后，發送方需要等待接收方的狀態報告，如果狀態報告報文發送成功，發送后續的數據報文，否則重傳該報文。該方法所需要的緩沖存儲空間最小，缺點是信道效率很低；在后退N幀ARQ中，發信側不用等待收信側的應答，持續的發送多個幀，假如發現已發送的幀中有錯誤發生，那么從那個發生錯誤的幀開始及其之后所有的幀全部再重新發送，信道穩定的情況下，后退N幀方式與停止-等待式相比，等待時間更短，提高吞吐率；在選擇重傳ARQ中，發信側不用等待收信側的應答，持續的發送多個幀，假如發現已發送的幀中有錯誤發生，那么發信側將只重新發送那個發生錯誤的幀。

本申請發明人在實現本申請實施例中發明技術方案的過程中，發現上述技術至少存在如下技術問題：

現有技術中存在CPU與FPGA之間進行大數據傳輸時，常會由于FPGA的反壓和阻塞問題，傳統的重傳機制會導致數據傳輸失敗、傳輸速率下降的技術問題。

發明內容

有鑒于此，本申請實施例通過提供一種CPU與FPGA之間的數據傳輸方法及系統，所述方法包括：通過在CPU端增加序號管理池；通過所述序號管理池，對所有數據報文添加序號；當第一數據報文到達FPGA之前，通過所述序號管理池對所述第一數據報文對應的序號進行排序和解序；獲得所述第一數據報文從所述FPGA返回的應答序號；通過所述序號管理池對所述應答序號進行檢索，獲得第一檢索結果；根據所述第一檢索結果，確定是否對所述第一數據報文進行重新發送。解決了現有技術中存在CPU與FPGA之間進行大數據傳輸時，常會由于FPGA的反壓和阻塞問題，導致數據傳輸失敗、傳輸速率下降的技術問題。達到了通過數據發起方CPU端對數據接收方FPGA 返回的應答序號進行判斷，當數據傳輸失敗時，CPU端重新發送原始數據；同時保證在不丟包的情況下最大限度提高傳輸速率，達到了傳輸速率動態調整的技術效果。

鑒于上述問題，本申請實施例提供了一種CPU與FPGA之間的數據傳輸方法及系統。

第一方面，本申請提供了一種CPU與FPGA之間的數據傳輸方法，所述方法通過一種CPU與FPGA之間的數據傳輸系統實現，其中，所述方法包括：通過在CPU端增加序號管理池；通過所述序號管理池，對所有數據報文添加序號；當第一數據報文到達FPGA之前，通過所述序號管理池對所述第一數據報文對應的序號進行排序和解序；獲得所述第一數據報文從所述FPGA返回的應答序號；通過所述序號管理池對所述應答序號進行檢索，獲得第一檢索結果；根據所述第一檢索結果，確定是否對所述第一數據報文進行重新發送。