[發明專利]一種數字模擬混合電路中數字版圖布局的方法及其裝置

有效

• 申請號: 202110913296.6
• 申請日: 2021-08-10
• 公開（公告）號: CN113723040B
• 公開（公告）日: 2022-06-03
• 發明（設計）人: 王銳;譚鈺鑫;莫軍;王亞波;李建軍
• 申請（專利權）人: 廣芯微電子（廣州）股份有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 郭浩輝;顏希文

本發明公開了一種數字模擬混合電路中數字版圖布局的方法及其裝置，該方法包括：根據獲取的設計網表和所用工藝的設計規則，分別確定引腳寬度值最大的邏輯單元和最小版圖走線設計規則，并對該邏輯單元添加保護環，構建第一標準單元；根據所述第一標準單元和最小版圖走線設計規則，對設計網表上記錄的邏輯單元添加保護環，創建標準單元庫；根據待布局的數字模擬混合電路中的各數字模塊，調用標準單元庫，構建版圖模塊，完成對數字模擬混合電路中的數字版圖進行布局。本發明能對標準單元庫調取數字模擬混合電路中所需標準單元，構建版圖模塊，提交至頂層版圖設計師進行規劃芯片布局，解決了版圖設計上的反復迭代，從而降低芯片設計效率的問題。

技術領域

本發明屬于數字模擬混合電路設計領域，特別涉及一種數模混合電路中數字版圖布局的方法及其裝置。

背景技術

在所有設計到模擬信號和數字信號處理的電路中，模數、數模轉換都是必不可少的組成部分，這就造就了模擬信號轉數字信號(ADC)、數字信號轉模擬信號(DAC)的地位，任何系統都離不開它，現在的系統幾乎都是數字與模擬混合信號系統，而且不同的應用場景需要選用不同的ADC與DAC。隨著市場需求越來越大，ADC和DAC芯片研發周期的長短，尤其是設計實現方法，大大地影響到其市場的占有率。因此，如何能夠快速完成其數字版圖布局(Layout)，減少面積，縮短研發周期尤為重要，而這其中數字部分版圖的布局有著舉足輕重的地位，能快速地確定數字部分版圖布局，并且面積小，占用繞線資源不多，能夠讓整個數字模擬混合電路版圖的頂層TOP版圖工程師更好地去規劃和完成芯片版圖。

現階段，Layout版圖工程師直接根據電路原理圖導出相應的電子元器件，然后根據電路原理圖和結合工藝生產規則去進行器件的布局和連線。但這種方法不利于多位版圖工程師協同工作，對于數字模擬混合電路中一些可能會被重復用到的邏輯單元，如INV(反向器)、NAND(與非門)等，版圖工程師也不能很好的處理，使得這些邏輯單元不能夠很好的被重復調用，這樣會增加版圖設計上的反復迭代，影響芯片的設計周期，從而降低芯片設計的效率。

發明內容

本發明所要解決的技術問題在于，提供一種數字模擬混合電路中數字版圖布局的方法及裝置，能減少版圖設計上標準單元的反復迭代，提高芯片的設計效率。

為了解決上述技術問題，本發明提供了一種數字模擬混合電路中數字版圖布局的方法，具體為：

根據獲取的設計網表和所用工藝的設計規則，分別確定引腳寬度值最大的邏輯單元和最小版圖走線設計規則，并在所述引腳寬度值最大的邏輯單元上添加保護環，構建第一標準單元；其中，所述設計網表中記錄了多個邏輯單元、每個邏輯單元的設計參數和設計規則；

根據所述第一標準單元的版圖高度和所述最小版圖走線設計規則，對所述設計網表上記錄的邏輯單元添加保護環，創建標準單元庫；

獲取待布局的數字模擬混合電路，并根據所述待布局的數字模擬混合電路中的各數字模塊，調用所述標準單元庫，構建版圖模塊，繼而根據構建的版圖模塊，對數字模擬混合電路中數字版圖進行布局。

進一步地，所述根據獲取的設計網表，確定引腳寬度值最大的邏輯單元，具體為：

從設計網表中提取邏輯單元類型，并分別對比各個邏輯單元中的PMOS管和NMOS管的引腳寬度值，得到PMOS管和NMOS管的引腳寬度值最大的邏輯單元。

進一步地，所述在所述引腳寬度值最大的邏輯單元上添加保護環，構建第一標準單元，具體為：

在所述引腳寬度值最大的邏輯單元中的PMOS管和NMOS管上下兩側添加保護環，并基于滿足所述最小版圖走線設計規則，對添加保護環后的引腳寬度值最大的邏輯單元進行版圖布局布線，構建所述第一標準單元。

進一步地，所述根據所述第一標準單元的版圖高度和所述最小版圖走線設計規則，對所述設計網表上記錄的邏輯單元添加保護環，創建標準單元庫，具體為：