[發明專利]片上系統裝置、擴頻時鐘生成器及其方法

在審

• 申請號: 202110909390.4
• 申請日: 2021-08-09
• 公開（公告）號: CN113595549A
• 公開（公告）日: 2021-11-02
• 發明（設計）人: 大衛·史塔薛爾斯基
• 申請（專利權）人: 圣圖爾科技公司
• 主分類號: H03L7/18
• 分類號: H03L7/18;H03L7/093;H03L7/083;G06F15/78
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇

本申請提供了一種片上系統裝置、擴頻時鐘生成器及其方法。在一個實施例中，一種擴頻時鐘生成器包括耦接到N分頻鎖相環(PLL)的數字deltasigma調制器，其中，所述PLL包括離散時間電容倍增器環路濾波器。

技術領域

本發明大體上涉及擴頻時鐘生成器，并且具體地涉及在片上系統(SoC)中使用的擴頻時鐘生成器。

背景技術

擴頻時鐘生成器(SSCG)普遍存在于現代片上系統(SoC)裝置和微處理器中。需要SSCG來減少電磁干擾(EMI)，電磁干擾可能導致系統彼此干擾。通常使用數字delta sigma(三角積分)調制器(DDSM)將SSCG實現為N分頻鎖相環(PLL)，其需要低PLL帶寬來濾波量化噪聲。低環路帶寬需要大體積片上電容器，這可能導致過高的面積消耗。除了電容器之外，環路濾波器通常采用電阻器來實現。電阻器和電容器一起形成穩定PLL的控制環路所必需的極點和零點。由于壓模電阻器和電容器不能在制程上配合，因此PLL的控制環路可能降級，從而導致EMI抑制減小和抖動增加。

發明內容

在一個實施例中，一種擴頻時鐘生成器包括耦接至N分頻鎖相環(PLL)的數字delta sigma調制器，該PLL包括離散時間電容倍增器環路濾波器。

通過檢查以下附圖和詳細描述，本發明的其它系統、方法、特征和優點對于本領域技術人員將是或變得顯而易見。旨在將所有這樣的附加系統、方法、特征和優點包括在本說明書內、在本發明的范圍內，并由所附權利要求書保護。

附圖說明

參考以下附圖可以更好地理解本發明的各個方面。附圖中的組件不一定按比例繪制，而是著重于清楚地示出本發明的原理。此外，在附圖中，在所有的各圖中相同的附圖標記指代對應的部分。

圖1A是示出可以使用不依賴于制程的擴頻時鐘生成器(SSCG)的實施例的示例環境的框圖。

圖1B是示出示例性的不依賴于制程的SSCG的實施例的示意圖。

圖2A-2C是示出不依賴于制程的SSCG的電容倍增器環路濾波器的連續時間到離散時間轉換的示意圖。

圖2D是示出在不依賴于制程的SSCG的實施例的離散時間電容倍增器環路濾波器的開關式電容電阻器中使用的示例非重疊時鐘的示意圖。

圖3是示出鎖相環的小信號相位域模型的示意圖，從其中導出不依賴于制程的SSCG的實施例的開環傳遞函數。

圖4是示出示例離散時間環路濾波方法的實施例的流程圖。

具體實施方式

公開了一種具有離散時間電容倍增器環路濾波器的不依賴于制程的擴頻時鐘生成器(SSCG)以及相關聯方法的某些實施例，該SSCG將開關式電容電阻器的組合用于電容倍增器環路濾波器并且使用與經縮放的電流基準組合的經校準的壓控振蕩器(VCO)來提供不依賴于制程的SSCG。

另外，通常使用數字delta sigma調制器將SSCG實現為N分頻鎖相環(PLL)。SSCG的制造涉及針對電阻器和電容器的不同制程，并且因此一個制程不能很好地配合另一個制程，這可能導致PLL的性能降低。相反，不依賴于制程的SSCG的某些實施例使用離散時間電容倍增器濾波器，其與基于VCO增益動態選擇(即動態調整)的開關電容器(可編程)電荷泵電流基準相結合，這保持PLL控制環路增益恒定，實現了改進PLL的性能并且因此改進SSCG性能(例如，更小的面積消耗、改進的EMI抑制和/或減少的抖動)的不依賴于制程的操作。