[發(fā)明專利]一種基于RocketIO高速接口變線速方法及系統(tǒng)

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• 申請(qǐng)?zhí)枺?/td>: 202110892655.4
• 申請(qǐng)日: 2021-08-04
• 公開（公告）號(hào): CN113792004A
• 公開（公告）日: 2021-12-14
• 發(fā)明（設(shè)計(jì)）人: 徐杰猛
• 申請(qǐng)（專利權(quán)）人: 方一信息科技(上海)有限公司
• 主分類號(hào): G06F13/42
• 分類號(hào): G06F13/42;G06F13/40
• 代理公司: 上海海鈞知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31330
• 代理人: 姜波

本發(fā)明提供一種基于RocketIO高速接口變線速方法，所述方法應(yīng)用于RocketIO高速接口變線速系統(tǒng)；所述RocketIO高速接口變線速系統(tǒng)包括RocketIO接口板、PCIe背板和主控板；所述RocketIO接口板與PCIe主板相連；所述PCIe背板與主控板相連；安裝RocketIO接口板是采用Xilinx FPGA的PCB板；所述的基于RocketIO高速接口變線速方法通過配置極簡的寄存器列表實(shí)現(xiàn)RocketIO的變線速方法。本發(fā)明采用配置極簡的寄存器列表方案實(shí)現(xiàn)RocketIO的變線速方案，此方式無需新增其它接口，具有較大的普適性。

技術(shù)領(lǐng)域

本發(fā)明涉及一種數(shù)據(jù)存儲(chǔ)技術(shù)、高速數(shù)據(jù)傳輸技術(shù)領(lǐng)域，尤其涉及一種基于RocketIO高速接口變線速方法及系統(tǒng)。

背景技術(shù)

在信息存儲(chǔ)領(lǐng)域，計(jì)算機(jī)存儲(chǔ)結(jié)構(gòu)通常采用PCIe總線結(jié)構(gòu)。面對(duì)各種實(shí)際業(yè)務(wù)需求，我們需要把各種業(yè)務(wù)數(shù)據(jù)經(jīng)過光纖接口轉(zhuǎn)存到存儲(chǔ)介質(zhì)中，此過程要經(jīng)過光纖接口信息采集、信息緩存、PCIe接口數(shù)據(jù)轉(zhuǎn)存、數(shù)據(jù)或文件信息管理、數(shù)據(jù)存儲(chǔ)等過程。光纖接口到PCIe接口數(shù)據(jù)轉(zhuǎn)存過程，只涉及到接口轉(zhuǎn)換任務(wù)，一般單獨(dú)設(shè)計(jì)成接口板，以滿足接口轉(zhuǎn)換需求和板卡替換需求。

Xilinx的RocketIO高速串行transceiver收發(fā)接口，是Virtex2 pro以上系列FPGA中集成的可達(dá)到Gb/s傳輸速度的高速收發(fā)模塊，適用于多種高速數(shù)據(jù)傳輸協(xié)議，比如：Aurora、PCIe、Interlaken、SRIO等。

RocketIO是賽靈思Gigabyte Transceiver(GT)系列高速收發(fā)器的統(tǒng)稱，目前GT有多個(gè)系列，GTX、GTH、GTY、GTZ等。他們的速率范圍都不一樣，比如GTH目前的支持的線速為0.5Gb/s-16.375Gb/s，GTY支持的線速為0.5Gb/s-32.75Gb/s。其FPGA高速接口支持高度可配置，邏輯資源的緊密集成。內(nèi)部結(jié)構(gòu)框圖主要由物理介質(zhì)層(PMA Physical MediaAttachment)和物理控制層(PCS Physical Coding Sublayer)組成。物理介質(zhì)層(PMA)主要包括串行器和解串器、發(fā)送和接收緩沖區(qū)、高速時(shí)鐘產(chǎn)生器和線路時(shí)鐘恢復(fù)單元。物理控制層(PCS)主要包括8B/10B或64B/66B編解碼、comma檢測(cè)和位對(duì)齊、PRBS偽隨機(jī)碼產(chǎn)生和校驗(yàn)、TX相位校正和相位校對(duì)控制、RX時(shí)鐘矯正和通道綁定等；PMA主要功能為TX預(yù)增強(qiáng)、OOB(Out-of-Band)、LPM低功耗自動(dòng)線性適配。

目前對(duì)于RocketIO的DRP動(dòng)態(tài)配置主要有3種方式：

1)方式1，在FPGA內(nèi)部設(shè)計(jì)邏輯配置狀態(tài)機(jī)，依次配置變線速相關(guān)的寄存器；

2)方式2，利用SOC型的FPGA的PS端有ARM核，使用AXI的GP低速AXI-lite接口轉(zhuǎn)化為DRP接口時(shí)序，軟件配置變速相關(guān)的寄存器；

3)方式3，利用I2C、SPI、UART串口等低速接口轉(zhuǎn)換為DRP接口時(shí)序，配置變速相關(guān)的寄存器。

當(dāng)前利用上面3種方式實(shí)現(xiàn)RocketIO的動(dòng)態(tài)配置變線速，存在如下的限制：

1)方式1，通過FPGA內(nèi)部設(shè)計(jì)狀態(tài)機(jī)一次配置DRP寄存器，靈活性很差，依賴于FPGA的設(shè)計(jì)；

2)方式2，通過SOC來軟件配置DRP寄存器，靈活性很高。但是，局限于SOC芯片，非SOC芯片即不可用。

3)方式3，通常是先將I2C、SPI、UART串口等低速接口先轉(zhuǎn)換為AXI-lite接口，再轉(zhuǎn)換為DRP接口時(shí)序，這種方式也是比較靈活，有一定的市場(chǎng)，但是得新增低速配置接口。

另外，DRP所涉及的GTHE4_COMMON和GTHE4_CHANNEL寄存器，總共差不多有800個(gè)，寄存器數(shù)量比較多，減少需要配置的寄存器數(shù)量也是一個(gè)關(guān)鍵點(diǎn)。

發(fā)明內(nèi)容