[發明專利]一種用于靜電放電中的場效應可控硅結構

有效

• 申請號: 202110892105.2
• 申請日: 2021-08-04
• 公開（公告）號: CN113345886B
• 公開（公告）日: 2021-11-30
• 發明（設計）人: 朱偉東;趙泊然
• 申請（專利權）人: 江蘇應能微電子有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/74
• 代理公司: 無錫市大為專利商標事務所(普通合伙) 32104
• 代理人: 曹祖良;陳麗麗

本發明涉及半導體技術領域，具體公開了一種用于靜電放電中的場效應可控硅結構，其中，包括：第一導電類型襯底和設置在第一導電類型襯底上的第二導電類型外延層，所述第二導電類型外延層內設置第二導電類型阱區和第一導電類型阱區，所述第二導電類型阱區與所述第一導電類型阱區相切設置，所述第二導電類型阱區內設置有第一N+區和第一P+區，所述第一N+區和所述第一P+區相切設置，所述第一導電類型阱區內設置有第二N+區和第二P+區，所述第二N+區和所述第二P+區相切設置，所述第一P+區和所述第二N+區相鄰設置，所述第一P+區與所述第二N+區之間設置溝槽。本發明提供的用于靜電放電中的場效應可控硅結構有利于提升ESD器件的電流能力。

技術領域

本發明涉及半導體技術領域，尤其涉及一種用于靜電放電中的場效應可控硅結構。

背景技術

靜電放電ESD（Electro-static discharge，靜電放電）在芯片的制造、封裝、測試和使用過程中無處不在，積累的靜電荷以幾安培或幾十安培的電流在納秒到微秒的時間里釋放，瞬間功率高達幾十或者上百瓦，對電路系統內的芯片的摧毀強度極大。據統計35%以上的芯片失效是由于ESD損傷引起的。所以芯片或系統的設計中，靜電保護模塊的設計直接關系到電路系統的功能穩定性，以及系統可靠性，對電子產品極為重要。TVS是用于系統級ESD/EOS防護的核心器件，其性能對電子系統的可靠性至關重要。

然而對于橫向ESD器件而言，由于始終存在電流的不均勻分布，其電流能力遠小于縱向器件。一般而言，可控硅（Silicon Controlled Rectifier ，簡稱SCR）結構，LDMOS（laterally-diffused metal-oxide semiconductor，橫向擴散金屬氧化物半導體）結構以及NPN結構等ESD器件最容易損壞的部位就是陽極接觸區的邊緣，如圖1所示。該區域由于電流集中，會在局部產生較高溫度從而融化晶格，產生漏電。因此，如何提升SCR器件在ESD應力下的魯棒性，改善其電流分布對提高SCR靜電能力十分重要。

發明內容

本發明提供了一種用于靜電放電中的場效應可控硅結構，解決相關技術中存在的由于電流集中導致的SCR靜電能力弱的問題。

作為本發明的一個方面，提供一種用于靜電放電中的場效應可控硅結構，其中，包括：第一導電類型襯底和設置在第一導電類型襯底上的第二導電類型外延層，所述第二導電類型外延層內設置第二導電類型阱區和第一導電類型阱區，所述第二導電類型阱區與所述第一導電類型阱區相切設置，所述第二導電類型阱區內設置有第一N+區和第一P+區，所述第一N+區和所述第一P+區相切設置，所述第一導電類型阱區內設置有第二N+區和第二P+區，所述第二N+區和所述第二P+區相切設置，所述第一P+區和所述第二N+區相鄰設置，所述第一P+區與所述第二N+區之間設置溝槽。

進一步地，所述溝槽內形成柵極氧化層，所述柵極氧化層上方形成多晶硅柵電極。

進一步地，所述多晶硅柵電極、所述第一N+區和所述第一P+區三者相連后作為場效應可控硅結構的陽極，所述第二N+區和所述第二P+區連接后作為場效應可控硅結構的陰極。

進一步地，所述第一N+區和所述第一P+區連接后作為場效應可控硅結構的陽極，所述多晶硅柵電極、所述第二N+區和所述第二P+區三者相連后作為場效應可控硅結構的陰極。

進一步地，所述第一N+區和所述第一P+區連接后作為場效應可控硅結構的陽極，所述第二N+區和所述第二P+區連接后作為場效應可控硅結構的陰極，所述多晶硅柵電極作為獨立電極。

進一步地，所述第一導電類型襯底包括P型襯底，所述第二導電類型外延層包括N型外延層。

進一步地，所述第一導電類型阱區包括P型阱區，所述第二導電類型阱區包括N型阱區。