[發(fā)明專利]適用于差分SRAM存儲單元的存算一體化存儲陣列結構

有效

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• 申請日: 2021-07-30
• 公開（公告）號: CN113593618B
• 公開（公告）日: 2023-04-28
• 發(fā)明（設計）人: 賀雅娟;王梓霖;黃茂航;駱宏陽;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: G11C7/12
• 分類號: G11C7/12;G11C8/08;G06N3/063
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 孫一峰

本發(fā)明屬于集成電路技術領域，具體的說是涉及一種適用于差分SRAM存儲單元的存算一體化存儲陣列結構。本發(fā)明通過在傳統(tǒng)SRAM存儲陣列電路基礎上將讀寫位線分為BL、BLB和RBL、RBLB兩組，并且增加兩根讀字線RWL和RWLB加載反相輸入信號，從而實現(xiàn)了在SRAM存儲陣列內進行二值點積運算。

技術領域

本發(fā)明屬于集成電路技術領域，具體的說是涉及一種適用于差分SRAM存儲單元的存算一體化存儲陣列結構。

背景技術

近年來，物聯(lián)網和人工智能等應用技術的高速發(fā)展，這些應用大多依賴于大量的數(shù)據(jù)處理與傳輸。卷積神經網絡是人工智能領域中應用于計算機視覺、自然語言處理等方面的最成功的算法之一，其中卷積層需要對輸入數(shù)據(jù)和權重進行大量的點積運算。在目前普遍使用的馮諾依曼計算機體系架構中，中央處理器與存儲電路之間的數(shù)據(jù)傳輸是公認的速度與功耗的瓶頸。SRAM存內計算陣列電路不僅可以保留SRAM原有的數(shù)據(jù)存儲與讀寫功能，還可以在存儲陣列內部實現(xiàn)多種運算操作，實現(xiàn)存算一體化，大大減少處理器與SRAM之間的數(shù)據(jù)搬移量，從而在減小系統(tǒng)功耗的同時提高運算速度。

目前在集成電路設計中，常用的SRAM存儲陣列電路結構如圖1所示。這樣的陣列電路無法在其內部實現(xiàn)點積運算。

發(fā)明內容

針對傳統(tǒng)SRAM陣列電路無法實現(xiàn)存內計算的問題，本發(fā)明提出了一種適用于差分SRAM存儲單元的存算一體化存儲陣列結構，通過結構上的創(chuàng)新設計實現(xiàn)存內計算功能。

本發(fā)明的技術方案是：

適用于差分SRAM存儲單元的存算一體化存儲陣列結構，所述存儲陣列結構包括N行M列個存儲單元、M個ADC和M個靈敏放大器，其特征在于，每一列的存儲單元連接有BL、BLB、RBL、RBLB四根信號線，其中BL與BLB信號線是寫操作位線，用于在寫操作時加載數(shù)據(jù)，RBL與RBLB信號線是讀操作位線，在SRAM模式中用于讀出單元存儲的數(shù)據(jù)，在存內計算模式中用于讀出輸入與權重的乘積結果；每一行的存儲單元連接有WL、RWL、RWLB三根信號線，其中WL信號線是寫操作字線，用于在寫入操作時選中行，RWL與RWLB是讀操作字線，用于在讀操作時選中行，在SRAM模式中RWL與RWLB均為高電平有效，在存內計算模式中根據(jù)輸入不同，RWL和RWLB加載反相信號；所述存儲陣列結構具有SRAM模式和存內計算模式，信號線RWL和RWLB電平相同時為SRAM模式，反相時為存內計算模式；ADC和靈敏放大器的輸入端均與RBL信號線和RBLB信號線連接，SRAM模式使用靈敏放大器輸出，而存內計算模式將RBL與RBLB短接后使用ADC輸出。

適用于差分SRAM存儲單元的存算一體化存儲陣列結構使用10管存儲單元。10管存儲單元中的第一PMOS源極連接電源電壓，漏極連接第一NMOS管的漏極、第五NMOS管的柵極以及第三NMOS管的漏極(記為節(jié)點Q)，柵極連接第一NMOS管的柵極并與節(jié)點QB相連。第二PMOS管源極連接電源電壓，漏極連接第二NMOS管的漏極、第七NMOS管的柵極以及第四NMOS管的漏極(記為節(jié)點QB)，柵極連接第二NMOS管的柵極并與節(jié)點Q相連。第三和第四NMOS管柵極接寫字線WL，源極分別接寫位線BL和BLB。第六NMOS管源極接讀位線RBL、柵極接讀字線RWL、漏極接第五NMOS管漏極。第八NMOS管源極接讀位線RBLB、柵極接讀字線RWLB、漏極接第七NMOS管漏極。第一、第二、第五以及第七NMOS管源極均接地。

本發(fā)明的有益效果為：本發(fā)明提出了一種適用于差分存儲單元的可以實現(xiàn)二值點積運算的存算一體化存儲陣列結構，本發(fā)明提出的陣列電路結構使得本發(fā)明可以在存儲陣列內實現(xiàn)二值點積運算，本發(fā)明能夠用于神經網絡加速器，提高系統(tǒng)的運算速度和能量效率。

附圖說明

圖1為傳統(tǒng)SRAM陣列電路結構示意圖。

圖2為本發(fā)明提出的適用于差分SRAM存儲單元的存算一體化存儲陣列結構示意圖。

圖3為10管SRAM存儲單元結構示意圖。

具體實施方式