[發明專利]適用于差分SRAM存儲單元的存算一體化存儲陣列結構

有效

• 申請號: 202110872089.0
• 申請日: 2021-07-30
• 公開（公告）號: CN113593618B
• 公開（公告）日: 2023-04-28
• 發明（設計）人: 賀雅娟;王梓霖;黃茂航;駱宏陽;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: G11C7/12
• 分類號: G11C7/12;G11C8/08;G06N3/063
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 孫一峰

1.適用于差分SRAM存儲單元的存算一體化存儲陣列結構，所述存儲陣列結構包括N行M列個存儲單元、M個ADC和M個靈敏放大器，其特征在于，每一列的存儲單元連接有BL、BLB、RBL、RBLB四根信號線，其中BL與BLB信號線是寫操作位線，用于在寫操作時加載數據，RBL與RBLB信號線是讀操作位線，在SRAM模式中用于讀出單元存儲的數據，在存內計算模式中用于讀出輸入與權重的乘積結果；每一行的存儲單元連接有WL、RWL、RWLB三根信號線，其中WL信號線是寫操作字線，用于在寫入操作時選中行，RWL與RWLB是讀操作字線，用于在讀操作時選中行，在SRAM模式中RWL與RWLB均為高電平有效，在存內計算模式中根據輸入不同，RWL和RWLB加載反相信號；存儲陣列結構具有SRAM模式和存內計算模式，信號線RWL和RWLB電平相同時為SRAM模式，反相時為存內計算模式；ADC和靈敏放大器的輸入端均與RBL信號線和RBLB信號線連接，SRAM模式使用靈敏放大器輸出，而存內計算模式將RBL與RBLB短接后使用ADC輸出；

所使用存儲單元為10管存儲單元，10管存儲單元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一PMOS管和第二PMOS管；第一PMOS源極連接電源電壓，漏極連接第一NMOS管的漏極、第五NMOS管的柵極以及第三NMOS管的漏極，柵極連接第一NMOS管的柵極并與第二PMOS管漏極相連；第二PMOS管源極連接電源電壓，漏極連接第二NMOS管的漏極、第七NMOS管的柵極以及第四NMOS管的漏極，第二PMOS管柵極連接第二NMOS管的柵極并與第一PMOS漏極連接；第三NMOS管和第四NMOS管的柵極接信號線WL，第三NMOS管源極連接信號線BL，第四NMOS管源極連接信號線BLB；第六NMOS管源極連接信號線RBL、柵極連接信號線RWL、漏極接第五NMOS管漏極；第八NMOS管源極接信號線RBLB、柵極接信號線RWLB、漏極接第七NMOS管漏極；第一NMOS管、第二NMOS管、第五NMOS管以及第七NMOS管源極均接地。