[發明專利]衛星調制解調器同步接口數據處理系統及數據處理方法

有效

• 申請號: 202110871811.9
• 申請日: 2021-07-30
• 公開（公告）號: CN113612518B
• 公開（公告）日: 2022-08-09
• 發明（設計）人: 王衛星;方杰;黨大鵬;劉普森;侯長滿;張誠實;朱慶浩
• 申請（專利權）人: 南京控維通信科技有限公司
• 主分類號: H04B7/185
• 分類號: H04B7/185
• 代理公司: 南京泰普專利代理事務所(普通合伙) 32360
• 代理人: 張帆

本發明涉及衛星調制解調器同步接口數據處理系統及數據處理方法，系統包括直接數字頻率合成器模塊（DDS模塊）、時鐘控制模塊、先進先出數據緩存模塊（FIFO緩存模塊）。本發明通過時鐘控制模塊控制V.35同步接口的工作時鐘頻率，使FIFO緩存模塊中的數據數在一定區間內穩定，不會溢出，也不會讀空，從而保證同步接口數據的穩定傳輸；在DTE工作模式下，時鐘控制模塊和DDS模塊不工作，提升調制解調器的業務速率，使其大于DTE設備產生的V.35同步接口工作時鐘，通過補空包的形式，彌補業務速率和時鐘頻率之差，并在解調端相應的濾除空包，保證同步接口傳輸的都是正常數據。

技術領域

本發明涉及衛星通信技術領域，具體涉及一種衛星調制解調器同步接口數據處理系統及數據處理方法。

背景技術

V.35被常用于支持DTE和數字傳輸設施不同類型數據服務單元(DSU)連接之間的遠程高速同步接口，常用于分組交換機、路由器、遠程網橋和網關等，所以V.35在衛星通信中也具備很重要的作用，衛星調制器具備同步接口對于應用中減少設備數，增加系統穩定性具有實際意義。

常用的衛星調制解調器支持的信息速率是從2.4kbps到10Mbps以上，不同的信息速率需要從V.35輸入輸出對應速率的數據流，這就需要同步接口與衛星調制解調器數據接口之間進行時鐘和數據的轉換。

衛星調制解調器的FPGA內數據接口一般采用SPI形式，時鐘，使能和數據。在使能期間數據有效，其余時間，數據無效，也就是數據不是連續的，等效數據速率為單位時間內使能期間傳輸的數據位數。

由于V.35工作時鐘和調制解調器的讀寫速率不會嚴格的同頻同相，所以總會存在一定誤差，在積累一定時間后導致FIFO讀空或者溢出，導致同步接口失步或者誤碼。

發明內容

發明目的：本發明提出一種衛星調制解調器同步接口數據處理系統及數據處理方法，以解決現有技術存在的上述問題。

技術方案：本發明提出的衛星調制解調器同步接口數據處理系統，包括直接數字頻率合成器模塊（DDS模塊）、時鐘控制模塊、先進先出數據緩存模塊（FIFO緩存模塊），其中，時鐘控制模塊根據調制解調器的符號速率、和FIFO緩存模塊中存在的位數，來決定DDS模塊的頻率控制字；DDS模塊根據FPGA內部時鐘、和來自時鐘控制模塊獲得的頻率，控制字生成對應頻率的時鐘輸出至FIFO緩存模塊和同步接口的內部發送時鐘管腳；FIFO緩存模塊作為調制解調器和同步接口中間的數據緩存模塊，根據不同的讀寫時鐘和使能，讀寫數據。此外所述FIFO緩存模塊還將當前FIFO內存在的數據比特數發送給時鐘控制模塊。

在進一步的實施例中，DDS模塊的輸入參考時鐘由FPGA內部鎖相環產生，無需使用外部晶振。調制解調器與FIFO緩存模塊之間的接口為SPI接口，由時鐘、使能和數據組成。其中使能信號和FIFO緩存模塊中調制解調器側的讀寫使能信號為同一信號。

在進一步的實施例中，在DCE工作模式下，對于FIFO緩存模塊中同步接口測的FIFO，發送端FIFO（TxFIFO）的寫時鐘由DDS模塊產生。接收端FIFO（RxFIFO）的讀時鐘由DDS模塊產生。在DTE工作模式下，對于FIFO緩存模塊中同步接口測的FIFO，發送端FIFO（TxFIFO）的寫時鐘和接收端FIFO（RxFIFO）的讀時鐘由同步接口提供，此時時鐘控制模塊和DDS處于不工作的狀態。

在進一步的實施例中，在DCE工作模式下，當同步接口的速率確定后，調制解調器的符號速率和DDS產生的時鐘頻率也就確定下來，此時SPI接口的速率在數值上等于同步接口的速率。DDS產生的時鐘頻率在數值上等于同步接口的速率。在持續工作中，時鐘模塊實時監測FIFO緩存模塊發送的數據比特數，調整頻率控制字，改變DDS模塊產生的時鐘頻率，具體調整方式如下：

正常工作在DCE工作模式時，時鐘控制模塊首先根據符號速率計算初始的頻率控制字，DDS模塊根據頻率控制字產生時鐘，此時時鐘頻率在數值上近似等于調制解調器的信息速率，出現誤差的原因和內部的時鐘頻率有關。